| 主权项 |
1. 一种电脑系统之外接快取记忆体的用电管理控制方法,其主要系根据接受系统滙流排中的位址状态线(ADS#)、记忆体或输出入装置选择线(M/IQ#)、滙流排持有认可线(HLDA)和资料备妥线(RDY#)等讯号来得知判定系统状态及滙流排使用情形,而在系统的中央处理单元并无滙流排周期、或为输出入周期、且系统非处于直接记忆存取模式(DMA)时,即产生节电控制讯号,控制外接快取记忆体的晶片选择线,使其在选择的不工作状态。2. 如申请专利范围第1项所述之电脑系统之外接快取记忆体的用电管理控制方法;在具有一般电源管理电路的系统中,可将睡眠状态告知线加入侦判的讯号内;在电脑系统处于睡眠情况时,亦产生节电控制讯号,使外接快取记忆体为非选取之不工作状态。3. 如申请专利范围第2项所述之电脑系统之外接快取记忆体的用电管理控制方法;其中,睡眠状态告知线可为L2DIS#(Level 2 Cache Disable)。4. 如申请专利范围第1或2项所述之电脑系统之外接快取记忆体的用电管理控制方法;其中,该节电控制讯号可用来致能产生供给予同步SRAM的时脉讯号(CLOCK)。5.一种电脑系统之外接快取记忆体的用电管理控制电路,主要系可由一D型正反器所构成;该D型正反器之预设端、D端及CLK端分别连接M/IQ#、〝HIGH〞电位及RDY#讯号,一及闸接受ADS#和经反相的HLDA讯号而输出至该D型正反器的重置清除端,D型正反器之输出端Q则与外接快取记忆体的CE#连接。6. 如申请专利范围第5项所述之电脑系统之外接快取记忆体的用电管理控制电路;其中,输入至该D型正反器预置端的M/IO#讯号,可同时与L2 DIS#经一及闸后,再输入至该D型正反器。7. 如申请专利范围第5项所述之电脑系统之外接快取记忆体的用电管理控制电路;其中,可将D型正反器的输出端Q同时与ADS#经一及闸后,再输出至外接快取记忆体的CE#端。8. 如申请专利范围第5项所述之电脑系统之外接快取记忆体的用电管理控制电路;其中,将输出至外接快取记忆体的CE#讯号和原始之同步SRAM的CLOCK讯号,同时经一及闸后,才输出至同步SRAM的CLOCK端。9. 如申请专利范围第5项所述之电脑系统之外接快取记忆体的用电管理控制电路;其中,将输出至外接快取记忆体的CE#讯号输至另一D型正反器的D端,预设端及重置清除端同时接〝HIGH〞讯号,而CLK端则接受原始之同步SRAM的CLOCK反相讯号,该D型正反器的反相输出端Q#同时再与原始之同步SRAM的CLOCK讯号经过另一及闸后,才输出至同步SRAM的CLOCK端。10. 如申请专利范围第5.6.7.8或9项所述之电脑系统之外接快取记忆体的用电管理控制电路;其中所述组成可制成一积体电路元件。11. 如申请专利范围第1项所述电脑系统之外接快取记忆体的用电管理控制方法;其中,位址状态线(ADS#)、记忆体或输出入装置选择线(M/IQ#)、滙流排持有认可线(HLDA)和资料备妥线(RDY#)等讯号之处理方法为:414. 位址状态(ADS#)为〝HIGH〞讯号时,使外接快取记忆体的晶片选择端(CE#)为〝HIGH〞的非选取状态;415. 在位址状态(ADS#)及记忆体或输出入装置选择线(M/IQ#)同时为〝LO〞讯号时,亦使外接快取记忆体之晶片选择(CE#)为〝HIGH〞;416. 但在滙流持有认可线(HLDA)为〝HIGH〞时,则须使外接快取MEMORY之晶片选择CE#端为〝LO〞之选取状态。图示简单说明:第一图系本发明具体实施例之电路图。第二图系本发明实施例中正反器之真値表。第三图系本发明具体实施例在记忆体或输出入周期时,相关讯号之时序图。第四图系本发明具体实施例在滙流排持有认可讯号(HLDA)为〝HIGH〞时,相关讯号之时序图。第五图系本发明用以控制同步SRAM的CLOCK讯号之时序图。第六图系本发明另一较佳实施例之电路图。第七图系本发明另一较佳实施例在系统处于睡眠状态(即L2 DIS#为〝LO〞)时,有关讯号之时序图。第八图系本发明另一较佳实施例在记忆体或输出入周期时 |
