| 主权项 |
1. 一种半导体积体电路装置,其主要系一备有:依一定的间隔被形成在半导体基板上,而可当作记忆单元选择用MISFET之闸极来使用的多条字元线,依一定的间隔被形成在上述半导体基板上,相对于上述字元线呈垂直相交而延伸的多条位元线,以及由场绝缘膜所包围之左右对称型的多个活性领域,而具有由在上述活性领域的中央部,为2个上述记忆单元选择用MISFET所共有的第1半导体领域,位于上述活性领域的两端部,在第2半导体领域以及位在上述第1半导体领域与上述第2半导体领域之间的上述活性领域形成有通道领域之记忆单元所构成的DRAM半导体积体电路装置,其特征在于:上述通道领域与上述第1半导体领域相接的宽度则较上述通道领域与上述第2半导体领域相接的宽度为宽。2. 一种半导体积体电路装置,其主要系一备有:依一定的间隔被形成在半导体基板上,而可当作记忆单元选择用MISFET之闸极来使用的多条字元线,依一定的间隔被形成在上述半导体基板上,相对于上述字元线呈垂直相交而延伸的多条位元线,以及由场绝缘膜所包围之左右对称型的多个活性领域,而具有由在上述活性领域的中央部,为2个上述记忆单元选择用MISFET所共有的第1半导体领域,位于上述活性领域的两端部,在第2半导体领域以及位在上述第1半导体领域与上述第2半导体领域之间的上述活性领域形成有通道领域之记忆单元所构成的DRAM的半导体积体电路装置,其特征在于:与用于连接上述第1半导体领域与上述位元线的第1接触孔互相邻接,且相对于上述位元线的中心线,位在垂直方向之上述通道领域之其中一个端部的宽度则较与用于连接上述第2半导体领域与资料储存用电容元件的积蓄电极的第2接触孔互相邻接,且相对于上述位元线的中心线,位在垂直方向之上述通道领域之另一个端部的宽度为宽。3. 一种半导体积体电路装置,其主要系一备有:依一定的间隔被形成在半导体基板上,而可当作记忆单元选择用MISFET之闸极来使用的多条字元线,依一定的间隔被形成在上述半导体基板上,相对于上述字元线呈垂直相交而延伸的多条位元线,以及由场绝缘膜所包围之左右对称型的多个活性领域,而具有由在上述活性领域的中央部,为2个上述记忆单元选择用MISFET所共有的第1半导体领域,位于上述活性领域的两端部,在第2半导体领域以及位在上述第1半导体领域与上述第2半导体领域之间的上述活性领域形成有通道领域之记忆单元所构成的DRAM的半导体积体电路装置,其特征在于:与用于连接上述第1半导体领域与上述位元线的第1接触孔互相邻接,且相对于上述位元线之中心线,位在平行方向之上述通道领域之其中一个端部的宽度则较与用于连接上述第2半导体领域与资料储存用电容元件的积蓄电极的第2接触孔互相邻接,且相对于上述字元线的中心线,位在平行方向之上述通道领域之另一个端部的宽度为宽。4. 如申请专利范围第1,2或3项之半导体积体电路装置,由连接上述通道领域与上述第1半导体领域相接之其中一个面,当由平面来看时与上述活性领域之上边相接的点以及上述通道领域之与上述第2半导体领域相接之另一个面,当由平面来看时与上述活性领域之上边相接的点而成的直线与上述位元线的心中线所成的角度,则较由连接上述通道领域与上述第1半导体领域相接的其中一个面,当由平面来看时与上述活性领域的下边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之上边相接的点而成的直线与上述位元线的中心线所成的角度为大。5. 如申请专利范围第1,2或3项之半导体积体电路装置,由连接上述通道领域与上述第1半导体领域相接之其中一个面,当由平面来看时与上述活性领域之上边相接的点以及上述通道领域之与上述第2半导体领域相接之另一个面,当由平面来看时与上述活性领域之上边相接的点而成的直线与上述位元线的心中线所成的角度,则较由连接上述通道领域与上述第1半导体领域相接的其中一个面,当由平面来看时与上述活性领域的下边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之上边相接的点而成的直线与上述位元线的中心线所成的角度为小。6. 一种半导体积体电路装置,其主要系一备有:依一定的间隔被形成在半导体基板上,而可当作记忆单元选择用MISFET之闸极来使用的多条字元线,依一定的间隔被形成在上述半导体基板上,相对于上述字元线呈垂直相交而延伸的多条位元线,以及由场绝缘膜所包围之左右对称型的多个活性领域,而具有由在上述活性领域的中央部,为2个上述记忆单元选择用MISFET所共有的第1半导体领域,位于上述活性领域的两端部,在第2半导体领域以及位在上述第1半导体领域与上述第2半导体领域之间的上述活性领域形成有通道领域之记忆单元所构成的DRAM半导体积体电路装置,其特征在于:当由平面来看时之上述通道领域的上边,上述通道领域的下边或是上述通道领域的上边以及下边分别具有曲折部,而上述通道领域之上边或是下边所包围的曲折角度为120@bs3以上。7. 如申请专利范围第4项之半导体积体电路装置,由连接上述通道领域与上述第1半导体领域相接的其中一个面,当由平面来看时与上述活性领域之下边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之下边相接的点而成的直线与上述位元线的中心线所形成的角度为30@bs3以下。8.如申请专利范围第5项之半导体积体电路装置,由连接上述通道领域与上述第1半导体领域相接之其中一个面,当由平面来看时与上述活性领域之下边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之下边相接的点而成的直线与上述字元线之中心线所成的角度为60@bs3-90@bs3。9.如申请专利范围第1项之半导体积体电路装置,由连接上述通道领域与上述第1半导体领域相接之其中一个面,当由平面来看时与上述活性领域之上边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之下边相接的点而成的直线,乃相对于上述位元线的中心线呈斜向,而由连接上述通道领域上述第1半导体领域相接的其中一个面,当由平面来看时与上述活性领域之下边相接的点以及上述通道领域与上述第2半导体领域相接的另一个面,当由平面来看时与上述活性领域之下边相接的点而成的直线,则相对于上述位元线的中心线呈平行。图示简单说明:图1系表本发明之一实施例之DRAM之记忆单元之图案配置的平面图。图2系表本发明之一实施例之DRAM之记忆单元之图案配置的平面图。图3系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图4系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图5系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图6系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图7系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图8系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图9系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图10系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图11系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图12系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图13系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图14系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图15系表本发明之一实施例之DRAM之记忆单元之制造方法之半导体基板的主要部分断面图。图16系表习知技术之COB构造之记忆单元之图案配置的平面图。图17系表其他习知技术之COB构造之记忆单元的图案配置的平面图。图18系表示在以氮化矽膜当作掩罩进行选择氧化后之半导体基板的主要部分断面图。(a)系表选择氧化后之半导体基板之主要部分断面图。(b)系表除去当作掩罩使用之氮化矽膜,接着,在藉由氟酸溶液对半导体基板的表面进行蚀刻后之半导体基板的主要部分断面图。 |
