| 主权项 |
1. 一种包含一个储存资料的储存格阵列的记忆体装置,包括:一个Y前置解码装置,用以回应由一个接收时钟信号的计数电路产生的致能信号对Y位址进行解码,该计数电路会在一个位址转换脉冲出现时被重设;一个Y解码装置,用以根据Y前置解码装置的输出来读取储存该储存格阵列中的资料;一个放大装置,用以回应该致能信号而将该资料放大;至少一个闩锁装置,包括:第一个闩锁装置,用以储存来自该放大装置的资料;第二个闩锁装置,用以储存来自第一个闩锁装置的资料;一个开关装置,用以回应由该位址转换脉冲产生的闩锁信号来将储存于第一个闩锁装置的资料转送到第二个闩锁装置;以及一个控制信号产生装置,用以提供该致能信号给Y前置解码装置和放大装置,以及提供该闩锁信号给闩锁装置。2. 根据申请专利范围第1项之记忆体装置,其中该致能信号比该闩锁信号早一个时钟周期。3. 根据申请专利范围第1项之记忆体装置,其中该记忆体装置是以页存取模式进行作业的。4. 根据申请专利范围第3项之记忆体装置,其中该闩锁信号会在页位址的最高有效位元转换发生时产生。5. 根据申请专利范围第3项之记忆体装置,其中该闩锁信号会在一般位址的最高有效位元转换发生时产生。6. 根据申请专利范围第1项之记忆体装置,其中该计数电路包括:接收该时钟信号并输出该致能信号的D正反器;回应该位址转换脉冲去重设该D正反器的一个重设信号产生装置。7. 根据申请专利范围第6项之记忆体装置,其中该计数电路还包括一个时钟信号产生装置,以便在发生页位址转换时产生该时钟信号。8. 根据申请专利范围第6项之记忆体装置,其中该重设信号产生装置包括:一个NAND装置,用以根据该时钟信号接收该D正反器的输出;被连接到该NAND装置的输出终端的有闸的第一个PMOS电晶体;一个有闸的NMOS电晶体,连接到一个驱动电压终端,一个连接到接地的源极,以及一个连接到该第一个PMOS电晶体的汲极的汲极;第二个PMOS电晶体,有一个源极连接到该驱动终端的汲极,以及一个汲极,连接到该第一个PMOS电晶体的源极;一个连接到该第一个PMOS电晶体的电容器;连接在该第二个PMOS电晶体的闸与该电容器之间的第一延迟装置;连接到该电容器的第二个延迟装置;一个OR装置,用以接收该第二延迟装置的输出和该位址转换脉冲,并输出该重设信号到该D正反器。9. 根据申请专利范围第7项之记忆体装置,其中该时钟产生装置包括:一个延迟装置,用以延迟最低有效位元位址,以及一个互斥或装置,用以接收延迟装置的输出和该位址。10. 根据申请专利范围第3项之记忆体装置,其中该Y前置解码装置包括:第一AND装置,用来接收该致能信号和最高有效位元页位址的反相输出;第二AND装置,用来接收第一AND装置的输出和Y位址;第三AND装置,用来接收最高有效位元页位址和该Y位址;一个通道电晶体,用来使该第三AND装置的输出终端的电压位准成为根据该致能信号接地位准;一个低通滤波器,用来过滤该第三AND装置的输出;以及一个OR装置,用来接收该第二AND装置和该低通滤波装置的输出。11. 一种用来减少记忆体装置中的放大器数量的方法,该记忆体装置包括一个Y前置解码器、一个Y解码器、放大器以及一个储存格阵列,该方法包含的步骤有:根据一个位址转换脉冲来产生时钟信号;回应该时钟信号和该位址转换脉冲来产生致能信号以驱动该Y前置解码器和该放大器;回应该Y解码器的输出将储存于该储存格阵列中的资料放大;闩锁在闩锁装置中的放大资料;以及在发生位址转换时产生的位址转换脉冲控制下,将该闩锁装置中的闩锁资料转送至另一个闩锁装置中。12.根据申请专利范围第11项之方法,其中该记忆体装置是以页存取模式进行作业的。13. 根据申请专利范围第12项之方法,其中该时钟信号会在发生页位址转换时产生,而与最高有效位元页位址无关。图示简单说明:图1是描述根据本发明的页模遮罩唯读记忆体的方块图;图2是描述图1中致能信号的产生的方块图;图3是描述产生图1中的时钟的产生组件的方块图;图4A和4B是描述图2中的内部信号的时间配置图;图5A和图5B是描述图1中的Y前置解码器的方块图;图6是描述图5A中的Y前置解码器的输出信号的时间配置图; |
