| 主权项 |
1. 一种用于一积体电路(IC)之时序分送网路,包括:一时序合成器,连接以接收一外部的时序信号,并由此产生一内部的时序信号;一导电树,包括一根节点及多个分支内连接,导电树之根节连接至时序合成器,该时序合成器具有多个由IC分送之分支内连接,每个分支内连接具有一实质上匹配另一个特征阻抗;及多个由IC分送之去偏移时序产生器(DCGs),每个去偏移时序产生器连接至一相应的零延迟导电树及功能之分支内连接,以从内整体时序信号中产生一本地的时序信号,本地的时序信号驱动在空间趋近DCG之积体电路之逻辑电路系。2. 根据申请专利范围第1项之时序分送网路,其中导电树包括一被动的网路。3. 根据申请专利范围第1项之时序分送网路,其中导电树包括具有信号延迟之主动的元件,透过任一对分支内连接支主动的元件系实质上相等。4. 根据申请专利范围第2或3项之时序分送网路,其中时序合成器包括一锁相位环路电路。5. 根据申请专利范围第4项之时序分送网路,其中DCG包括一锁延迟环路电路。6. 一种提供一时序信号至跨越一微处理器分送之功能逻辑方块之方法,包括下列步骤:从一外部时序信号,合成一微处理器之整体时序信号,该整体时序信号具有实质上相关于外部时序信号之零偏移;提供一内连接之分送树,连接整体时序信号与跨越微处理器送之功能逻辑方块,每个功能逻辑方块连接至一分送树之分支;及从整体时序信号产生一区域地去偏移时序信号,在每个功能逻辑方块使用一匹配每一分支的负载电容之本地偏移电路。7. 根据申请专利范围第6项之方法,其中分送树包括一跨越处理器之金属轨迹图样化之被动的网路。8. 根据申请专利范围第6项之方法,其中每个分送树之分支包括一主动的网路。9. 根据申请专利范围第7项之方法,其中每个分送树之分支具有一匹配的阻抗。10. 根据申请专利范围第8.9项之方法,其中合成步骤由微处理器上之锁相位环路电路执行。11. 根据申请专利范围第10项之方法,其中本地偏移电路包括一锁延迟环路电路。12. 根据申请专利范围第11项之方法,其中每个功能逻辑方块包括一至本地偏移电路之负载电容,该本地偏移电路系实质上大于每个分支的负载电容。13. 一种用于一包括逻辑群组之积体电路(IC)之时序分送网路,该网路包括:用于产生一内连接时序信号之整体去偏移时序之装置;一导电树,具有多个连接至整体去偏移时序电路及IC分送之分支内连接;及连接至导电树分支内连接之装置,用以区域地去偏移内部的时序信号,并用以藉此而产生一本地时序信号,其中本地时序信号同步地操作一空间趋近本地去偏移装置之逻辑群组。14. 根据申请专利范围第13项之时序分送网路,其中每个分支内连接具有实质上匹配的特征阻抗。15. 根据申请专利范围第14项之时序分送网路,其中导电树包括一被动的网路。16. 根据申请专利范围第13项之时序分送网路,其中导电树包括具有信号延迟之主动的元件,透过任一对分支内连接支主动的元件系实质上相等。17. 根据申请专利范围第15或16项之时序分送网路,其中整体去偏移时序装置包括一锁相位环路电路。18.根据申请专利范围第17项之时序分送网路,其中每个本地去偏移时序电路包括一锁延迟环路电路。图示简单说明:图1显示一种时序分布技术之先前技艺所使用之基本的锁相位环路电路(phase-locked loop circuit)。图2显示一种用于先前技艺之时序分布技术之缓冲器网路。图3为一概念图,显示根据本发明之一实施例之时序分布网路。 |
