| 主权项 |
1. 一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数区域之记忆机构;及上记复数区域内,予定写入上记复数之位元之第1位元之第1区域上有缺欠部分时,将上记复数位元排列改变之第1排列改变机构;及将上记第1位元之重叠还要少之第2位元写入上记第1区域,将上记第1位元写入上记第1区域以外之其他区域之控制上记第1排列改变机构之控制机构。2. 如申请专利范围第1项之记忆体装置,其中具有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;及上记控制机构系将自上记记忆机构读出之上记第1及第2位元归回正确位置地控制上记第2排列改变机构。3. 如申请专利范围第1项或第2项之记忆体装置,其中上记第2位元系为LSB。4. 如申请专利范围第1项之记忆体装置,其中上记复数区域内,予定写入上记复数位元之第3位元之第2区域上有缺欠部分时,上记控制机构系将上记第3位元之重叠还要少之第4位元写入上记第2区域,将上记第3位元写入上记第2区域以外之其他区域地控制上记第1排列改变机构。5. 如申请专利范围第2项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。6. 如申请专利范围第2项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元写入上记第1区域地控制上记上移暂存器。7. 如申请专利范围第1项之记忆体装置,其中上记控制机构有记忆上记第1区域相关之资讯之记忆部。8. 如申请专利范围第4项之记忆体装置,其中上记控制机构有记忆上记第1及第2区域相关之资讯之记忆部。9. 如申请专利范围第1项或第2项之记忆体装置,其中上记记忆机构之上记复数之区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO(光磁碟)、PD(相变化改写型磁片),及MT(磁带)之记忆区域。10. 一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数之区域,各个区域系由复数之部分所构成之记忆机构;及给与记忆上记复数位元之上记复数区域之部分指定位址之位址机构;及上记复数区域内,予定写入上记复数位元之第1位元之第1区域上有缺欠部分,且上记位址系指定于上记缺欠部分时,将上记复数位元排列改变之第1排列改变机构;及将比上记第1位元之重叠还要少之第2位元写入上记第1区域之上记缺欠部分,将上记第1位元写入上记第1区域以外之其他区域地控制上记第1排列改变机构之控制机构。11. 如申请专利范围第10项之记忆体装置,其中具有将上记记忆机构读出之记忆复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之上记第1及第2位元归回正确位置地控制上记第2排列改变机构。12. 如申请专利范围第10项或第11项之记忆体装置,其中上记第2位元系为LSB。13. 如申请专利范围第10项之记忆体装置,其中上记复数区域内,予定写入上记复数位元之第3位元之第2区域上有缺欠部分时,且上记位址系指定于上记缺欠部分时,上记控制机构系将上记第3位元之重叠还要少之第4位元写入上记第2区域之上记缺欠部分,将上记第3位元写入上记第2区域以外其他区域地控制上记第1排列改变机构。14. 如申请专利范围第11项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。15. 如申请专利范围第11项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元写入上记第1区域地控制上记上移暂存器。16. 如申请专利范围第10项之记忆体装置,其中上记控制机构有记忆指定上记缺欠部分之错误位置相关之资讯之记忆部、及记忆第1区域之资讯之记忆部;上记控制机构系,当里上记位址机构指定之位址与上记错误位置一致时,将上记第2位元记忆于上记第1区域之上记缺欠部分地控制上记第1排列改变机构。17. 如申请专利范围第10项或第11项之记忆体装置,其中上记记忆机构之上记复数之区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD,及MT之记忆区域。18.一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数区域之记忆机构;及上记复数区域内,予定写入上记复数位元之相互连续2以上之位元所构成之第1位元群之第1区域上有缺欠部分时,将上记复数位元排列改变之第1排列改变机构;及将比构成上记第1位元之区之各位元之重叠还要少之相互连续2以上之位元构成之第2位元群写入第1区域,将上记第1位元群写入上记第1区域以外其他区域地控制上记第1排列改变机构之控制机构。19. 如申请专利范围第18项之记忆体装置,其中有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之第1及第2位元群归回正确位置地控制第2排列改变机构。20. 如申请专利范围第18项或第19项之记忆体装置,其中上记第2位元群系为LSB。21. 如申请专利范围第18项之记忆体装置,其中上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元构成之第3位元群之第2区域上有缺欠部分时,上记控制机构系将比构成上记第3位元群之各位元之重叠还要少之相互连续2以上之位元构成之第4位元群写入上记第2区域,将上记第3位元写入上记第2区域以外其他区域地控制第1排列改变机构。22. 如申请专利范围第19项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。23.如申请专利范围第19项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元群写入上记第1区域地控制上记上移暂存器。24. 如申请专利范围第18项之记忆体装置,其中上记控制机构有记忆上记第1区域相关之资讯之记忆部。25.如申请专利范围第21项之记忆体装置,其中上记控制机构有记忆上记第1及第2区域相关之资讯之记忆部。26. 如申请专利范围第18项或第19项之记忆体装置,其中上记记忆机构之上记复数区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD及MT之记忆区域。27. 一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数区域,各个区域系由复数部分构成之记忆机构;及给与记忆上记复数位元之上记复数区域之部分指定位址之位址机构;上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元所构成之第1位元群之第1区域上有缺欠部分,且上记位址指定于上记缺欠部分时,将上记复数位元之排列改变之第1排列改变机构;及将比构成上记第1位元群之各位元之重叠还要少相互连续之第2以上之位元构成之第2位元群写入上记第1区域之上记缺欠部分,将上记第1位元群写入上记第1区域以外其他区域地控制上记第1排列改变机构之控制机构。28. 如申请专利范围第27项之记忆体装置,其中具有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之上记第1及第2位元群归回正确位置地控制第2排列改变机构。29. 如申请专利范围第27项或第28项之记忆体装置,其中上记第2位元群系为LSB。30. 如申请专利范围第27项之记忆体装置,其特征在于:上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元构成之第3位元群之第2区域上有缺欠部分,且上记控制机构系指定于上记缺欠部分时,上记控制机构系将比构成上记第3位元群之各位元之重叠还要少之相互连续2以上之位元构成之第4位元群写入上记第2区域之上记缺欠部分,将上记第3位元群写入上记第2区域以外之其他区域地控制上记第1排列改变机构。31. 如申请专利范围第28项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。32.如申请专利范围第28项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元群写入上记第1区域地控制上移暂存器。33. 如申请专利范围第27项之记忆体装置,其中上记控制机构有记忆指定上记缺欠部分之错误位址之相关资讯之记忆部、及记忆与上记第1区域相关之资讯之记忆部;上记控制机构系当被上记位址机构指定之位址与上记错误位置一致时,将上记第2位位元群记忆于上记缺欠部分地控制上记第1排列改变机构。34. 如申请专利范围第27项或第28项之记忆体装置,其中上记记忆机构之上记复数区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD及MT之记忆区域。35. 一种装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之装置,其特征在于:有上记复数区域内,予定写入上记复数位元之第1位元之第1区域上有缺欠部分时,将上记复数位元排列改变之第1排列改变机构;及将比上记第1位元之重叠还要少之第2位元写上记第1区域,将上记第1位元写入第1区域以外其他区域地控制第1排列改变机构之控制机构。36. 如申请专利范围第35项之装置,其中有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之上记第1及第2位元归回正确位置地控制上记第2排列改变机构。37. 如申请专利范围第35项或第36项之装置,其中上记第2位元系为LSB。38. 如申请专利范围第35项之装置,其中上记复数区域内,予定写入上记复数位元之第3位元之第2区域上有缺欠部分时,上记控制机构系将比上记第3位元之重叠还要少之第4位元写入上记第2区域内,将上记第3位元写入上记第2区域以外其他区域地控制上记第1排列改变机构。39. 如申请专利范围第36项之装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。40. 如申请专利范围第36项之装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元写入上记第1区域地控制上记上移暂存器。41. 如申请专利范围第35项之装置,其中上记控制机构有记忆上记第1区域相关之资讯之记忆部。42. 如申请专利范围第38项之装置,其中上记控制机构有记忆上记第1及第2区域相关之资讯之记忆部。43.如申请专利范围第35项或第36项之装置,其上记记忆机构之上记复数区域系为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD及MT之记忆区域。44. 一种装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之装置,其特征在于:具有给予记忆上记复数位元之上记复数区域之部分指定位址之位址机构;及上记复数区域内,予定写入上记复数之位元之第1位元之第1区域上有缺欠部分,且上记位址系指定于上记缺欠部分时,将上记复数位元之排列改变之第1排列改变机构;及将比上记第1位元之重叠还要少之第2位元写入上记第1区域之上记缺欠部分,将上记第1位元写入上记第1区域以外之其他区域之部份地控制上记第1排列改变机构之控制机构。45. 如申请专利范围第44项之装置,其中有将自上记记忆机构读出之上记复数位元之排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之第1及第2位元归回正确位址地控制上记第2排列改变机构。46. 如申请专利范围第44项或第45项之装置,其中上记第2位元系为LSB。47. 如申请专利范围第44项之装置,其中上记复数区域内,予定写入上记复数位元之第3位元之第2区域上有缺欠部分,且上记位址系指定于上记缺欠部分时,上记控制机构系比上记第3位元之重叠还要少之第4位元写入上记第2区域之上记缺欠部分,将上记第3位元写入上记第2区域以外其他区域地控制上记第1排列改变机构。48. 如申请专利范围第45项之装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。49. 如申请专利范围第45项之装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元写入上记第1区域地控制上记上移暂存器。50. 如申请专利范围第44项之装置,其中上记控制机构有记忆指定上记缺欠部分之错误位址之相关之资讯之记忆部、及记忆与上记第1区域相关之资讯之记忆部;上记控制机构系当被上记位址机构指定之位址与上记错误位址一致时,将上记第2位元群记忆于上记缺欠部分地控制上记第1排列改变机构。51. 如申请专利范围第44项或第45项之装置,其中上记记忆机构之上记复数之区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD,及MT之记忆区域。52. 一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数区域之记忆机构;及上记复数区域内,予定写入上记复数之位元之相互连续2以上之位元所构成之第1位元群之第1区域上有缺欠部分时,将上记复数位元排列改变之第1排列改变机构;及将比构成上记第1位元之区之各位元之重叠还要少之相互连续2以上之位元构成之第2位元群写入第1区域,将上记第1位元群写入上记第1区域以外其他区域地控制上记第1排列改变机构之控制机构。53. 如申请专利范围第52项之记忆体装置,其中有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之上记第1及第2位元归回正确位置地控制上记第2排列改变机构。54. 如申请专利范围第52项或第53项之记忆体装置,其中上记第2位元群系为LSB。55. 如申请专利范围第52项之记忆体装置,其中上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元构成之第3位元群之第2区域上有缺欠部分时,上记控制机构系将比构成上记第3位元群之各位元之重叠还要少之相互连续2以上之位元构成之第4位元群写入上记第2区域,将上记第3位元写入上记第2区域以外其他区域地控制第1排列改变机构。56. 如申请专利范围第53项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。57.如申请专利范围第53项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元群写入上记第1区域地控制上记上移暂存器。58. 如申请专利范围第52项之记忆体装置,其中上记控制机构有记忆上记第1区域相关之资讯之记忆部。59.如申请专利范围第55项之记忆体装置,其中上记控制机构有记忆上记第1及第2区域相关之资讯之记忆部。60. 如申请专利范围第52项或第53项之记忆体装置,其中上记记忆机构之上记复数区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD及MT之记忆区域。61. 一种记忆体装置,系为由各有不同重叠之复数之位元构成之资料写入或读出用之记忆体装置,其特征在于:具有有复数区域,各个区域系由复数部分构成之记忆机构;及给与记忆上记复数位元之上记复数区域之部分指定位址之位址机构;上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元所构成之第1位元群之第1区域上有缺欠部分,且上记位址指定于上记缺欠部分时,将上记复数位元之排列改变之第1排列改变机构;及将比构成上记第1位元群之各位元之重叠还要少之相互连续第2以上之位元构成之第2位元群主入上记第1区域之上记缺欠部分,将上记第1位元群写入上记第1区域以外其他区域地控制上记第1排列改变机构之控制机构。62. 如申请专利范围第61项之记忆体装置,其中有将自上记记忆机构读出之上记复数位元排列改变之第2排列改变机构;上记控制机构系将自上记记忆机构读出之上记第1及第2位元归回正确位置地控制上记第2排列改变机构。63. 如申请专利范围第61项或第62项之记忆体装置,其中上记第2位元群系为LSB。98. 如申请专利范围第61项之记忆体装置,其中上记复数区域内,予定写入由上记复数位元之相互连续2以上之位元构成之第3位元群之第2区域上有缺欠部分时,上记控制机构系将比构成上记第3位元群之各位元之重叠还要少之相互连续2以上之位元构成之第4位元群写入上记第2区域之上记缺欠部分,将上记第3位元写入上记第2区域以外其他区域地控制第1排列改变机构。99. 如申请专利范围第62项之记忆体装置,其中上记第1及第2排列改变机构系由复数之选择器所构成。100. 如申请专利范围第62项之记忆体装置,其中上记第1排列改变机构有输入上记复数位元之上移暂存器;上记控制机构系将上记第2位元写入上记第1区域地控制上记上移暂存器。101. 如申请专利范围第61项之记忆体装置,其中上记控制机构有记忆指定上记缺欠部分之错误位址之相关资讯之记忆部、及记忆与上记第1区域相关之资讯之记忆部;上记控制机构系当被上记位址机构指定之位址与上记错误位址一致时,将上记第2位位元群记忆于上记缺欠部分地控制上记第1排列改变机构。102. 如申请专利范围第61项或第62项之记忆体装置,其中上记记忆机构之上记复数之区域为半导体记忆体、硬碟、软碟、CD-RAM、SD-RAM、MO、PD,及MT之记忆区域。103. 一种资料读写方法,系将由各有不同重叠之复数位元构成之资料写入记忆机构之复数区域内,且将上记资料自上记记忆机构之复数区域读出之方法,其特征在于:上记复数区域内,予定写入上记复数位元之第1位元之第1区域上有缺欠部分时,将上记复数位元排列改变,将比上记第1位元之重叠还要少之第2位元写入上记第1区域,将上记第1位元写入上记第1区域以外其他区域,将自上记记忆机构读出之上记复数位元排列改变,将上记第1及第2位元归回正确位置。104. 如申请专利范围第69项之方法,其中将LSB写入上记第1区域上。105. 一种资料读写方法,系将由各有不同重叠之复数位元构成之资料写入记忆机构之复数区域内,且将上记资料自上记记忆机构之复数区域读出之方法,其特征在于:将指定位址供给于记忆上记复数位元之上记复数区域之部分;上记复数区域内,予定写入上记复数位元之第1位元之第1区域上有缺欠部分,且位址系指定于上记缺欠部分时,将上记复数位元之排列改变,将比上记第1位元之重叠还要少之第2位元写入上记第1区域之上记缺欠部分,将上记第1位元写入上记第1区域以外之其他区域之部分,将自上记记忆机构读出之上记复数位元排列改变,将上记第1及第2位元归回正确位置。106. 如申请专利范围第71项之方法,其中将LSB写入上记第1区域之上记缺欠部分。107. 一种资料读写方法,系将由各有不同重叠之复数位元构成之资料写入记忆机构之复数区域内,且将上记资料自上记记忆机构之复数区域读出之方法,其特征在于:上记复数区域内,予定写入由上记复数位元之相互连续之2以上之位元所构成之第1位元群之第1区域上有缺欠部分时,将上记复数位元排列改变,将比构成上记第1位元之各位元之重叠还要少之2以上之位元构成之第2位元群写入上记第1区域;将上记第1位元群写入上记第1区域以外其他区域,将自上记记忆机构读出之上记复数位元排列改变,将上记第1及第2位元归回正确位置。108. 如申请专利范围第73项之方法,其中上记第2位元群系含有LSB。109. 一种资料读写方法,系将由各有不同重叠之复数位元构成之资料写入记忆机构之复数区域内,且将上记资料自上记记忆机构之复数区域读出之方法,其特征在于:将指定位址供给于记忆上记复数位元之上记复数区域之部分;上记复数区域内,予定写入由上记复数位元之相互连续之2以上之位元所构成之第1位元群之第1区域上有缺欠部分,且位址系指定于上记缺欠部分时,将上记复数位元排列改变,将比构成上记第1位元群之各位元之重叠还要少之2以上之位元构成之第2位元群写入上记第1区域之缺欠部分,将上记第1位元群写入上记第1区域以外其他区域,将自上记记忆机构读出之上记复数位元排列改变,将上记第1及第2位元归回正确位置。110. 如申请专利范围第75项之方法,其中上记第2位元群系含有LSB。111. 一种装置,系为一种各有不同重叠之复数位元中,至少第1位元被记忆于记忆机构之缺欠部分以外之部分,比上记第1位元之重叠还要少之第2位元被记忆于上记记忆机构之上记缺欠部分时,将上记复数位元自上记记忆机构读出用之装置,其特征在于:具备将上记复数位元自上记记忆机构读出之机构,及将上记复数位元排列改变,将第1及第2位元归回正确位置之机构。112. 一种装置,系为一种各有不同重叠之复数位元中,将由连续2以上位元构成之第1位元群记忆于记忆机构之缺欠部分以外之部分,将比构成第1位元群之各位元之重叠还要少之连续2以上之位元所构成之第2位元群记忆于上记记忆机构之上记缺欠部分时,将上记复数位元自上记记忆机构读出用之装置,其特征在于:具备将上记复数位元自上记记忆机构读出之机构,及将上记复数位元排列改变,将构成第1位元群及第2位元群之各位元归回正确位置之机构。113. 一种方法,系为一种各有不同重叠之复数位元中,至少第1位元被记忆于记忆机构之缺欠部分以外之部分,比上记第1位元之重叠还要少之第2位元被记忆于上记记忆机构之上记缺欠部分时,将上记复数位元自上记记忆机构读出用之方法,其特征在于:将上记复数位元自上记记忆机构读出;将上记复数位元排列改变,将第1及第2位元归回正确位置。114. 一种方法,系为一种各有不同重叠之复数位元中,将由连续2以上位元构成之第1位元群记忆于记忆机构之缺欠部分以外之部分,将比构成第1位元群之各位元之重叠还要少之连续2以上之位元所构成之第2位元群记忆于上记记忆机构之上记缺欠部分时,将上记复数位元自上记记忆机构读出用之方法,其特征在于:将上记复数位元排列改变,将构成第1位元群及第2位元群之各位元归回正确位置。图示简单说明:图1:表示本发明之记忆体装置之概念之方块图。图2:表示本发明之第1实施例之记忆体装置之方块图。图3:表示图2之排列改变电路12之构成图。图4:表示图2之排列改变电路13之构成图。图5:表示本发明之第1实施例之记忆体装置之方块图。图6:表示图3及图4之选择器之构成图。图7:表示本发明之第2实施例之记忆体装置之方块图。图8:表示图7之排列改变电路之构成图。图9:表示图7之排列改变控制信号生成电路18之构成图。图10:表示图9之解码器之电路图。图11:表示本发明之第3实施例之记忆体装置之方块图。图12:表示本发明之第4实施例之记忆体装置之方块图。图13:表示于排列改变电路上使用上移暂存器之例之表示图。图14:表示图13之上移暂存器之动作表示图。图15:表示本发明之第5实施例之记忆体装置之方块图。 |
