| 主权项 |
1.一种半导体积体电路电路,其特征为,具备有,具有对应晶片固有之晶片位址之不挥发特性之电路特性,或配线,在供应动作电源之状态下输出晶片位址资料之晶片位址资料决定部,闩锁由晶片外部输入之晶片位址资料之晶片位址资料闩锁电路,以及,将闩锁在此晶片位址资料闩锁电路内之晶片位址资料,与从该晶片位址资料决定部输出之晶片位址资料做比较,判定为一致时,产生将本身晶片控制为动态状态之内部晶片选择信号之晶片选择控制电路。2.如申请专利范围第1项所述之半导体积体电路,其特征为,进一步备有,藉注入通道离子(channel ion)而决定资料之ROM电晶体构成之记忆格(memory cell)之行列,上述晶片位址资料决定部之形成数,与上述晶片位址资料之位元数相同,备有藉注入通道离子以决定上述记忆格之资料之同一过程之通道离子之注入以决定门槛値之负荷MOS电晶体,并备有,在供给动作电源之状态下输出资料〝1〞或〝0〞之多数正反器电路(flip-flop circuit)。3.如申请专利范围第1项所述之半导体积体电路,其特征为,备有,藉注入通道离子以决定资料之MOS电晶体构成之记忆格之行列。上述晶片位址资料决定部具有,与上述晶片位址资料之位元数相同数目之多数节点(Node),以及,在此各节点与电源节点或接地节点之间,对应晶片固有之晶片位址而形成之配线。4.一种半导体积体电路,其特征为,备具,月有对应晶片固有之晶片位址之不挥发性之电路特性,或配线,在供应动作电源之状态下输出晶片位址资料之晶片位址资料决定部,将从晶片外部输入之晶片位址资料,与上述晶片位址资料决定部之晶片位址资料做比较,判定为一致时,产生将本身晶片控制为动态状态之内部晶片选择信号之晶片选择控制电路,以及,闩锁从此位址选择控制电路输出之内部晶片选择信号之晶片选择信号闩锁电路。5.如申请专利范围第4项所述之半导体积体电路,其特征为,进一步备有,藉注入通道离子而决定资料之MOS电晶体构成之记忆格之行列,上述晶片位址资料决定部之形成数,与上述晶片位址资料之位元数相同,备有藉注入通道离子以决定上述记忆格之资料之同一过 程之通道离子之注入以决定门槛之负荷用MOS电晶体,并备有,在供给动作电源之状态时输出资料,〝1〞或〝0〞 之多数正反器电路。6.如申请专利范围第4项所述之半导体积体电路,其特征为,备有,藉注入通道离子以决定资料之MOS电晶体构成之记忆格之行列,上述晶片位址资料决定部具有,与上述晶片位址资料之位元数相同数目之多数节点,以及,在此各节点与电源节点或接地节点之间,对应晶片固有之晶片位址而形成之配线。图示简单说明:第一图系表示使用多数本发明第一实施例之罩式ROM之晶片之微电脑之一部分之方块图。第二图系表示第一图中之罩式ROM之一部分之方块图。第三图系表示第二图中晶片位址资料决定部之一个例子之电路图。第四图系表示第二图中晶片选择控制电路之一个例子之电路图。第五图系表示第二图之晶片位址资料决定部之变形例子之电路图。第六图系表示本发明第二实施例之罩式ROM之一部分之方块图。第七图系表示传统之微电脑系统之一个例子之部分之方块图。第八图系表示传统之微电脑系统之其他例子之一部分之方块图。 |
