| 主权项 |
1.一种可变延迟电路,系属于纵接连接作为半导体积体电路所形成之复数个逻辑元件,构成可得到随着这些逻辑元件之纵接连接段数之延迟时间的延迟电路,其特征为:在上述纵接连接之逻辑元件之至少各段间与共同电位点之间连接藉由电晶体与电容元件所构成的串联电路者。2.如申请专利范围第1项所述之可变延迟电路,其中,上述半导体积体电路系CMOSIC者。3.如申请专利范围第1项所述之可变延迟电路,其中,上述电晶体系MOS场效电晶体者。4.一种可变延迟电路,系属于将p通道MOS场效电晶体,及n通道MOS场效电晶体,共用连接这些汲极彼此间并串联电路,而且共同连接这些之闸极并将其连接点作为输入端子,将上述p通道MOS场效电晶体及上述n通道MOS场效电晶体之汲极之连接点作为输出端子俾构成极性反转的逻辑电路,并将该逻辑电路使用作为延迟元件的延迟电路,其特征为:控制给与上述p通道MOS场效MOS电晶体及上述n通道MOS场效电晶体之各基板电极的基板偏压俾控制延迟时间者。5.如申请专利范围第4项所述之可变延迟电路,其中,复数个纵接连接藉由上述p通道MOS场效电晶体及n通道MOS场效电晶体所构成的极性反转型之逻辑电路俾户构成延迟电路,控制给与各极性反转型之逻辑电路之p通道MOS场效电晶体及n通道MOS场效电晶体之各基板电极的基板偏压俾控制延迟时间者。6.如申请专利范围第4项所述之可变延迟电路,其中,二段纵接连接藉由上述p通道MOS场效电晶体及n通道MOS场效电晶体所构成的极性反转型之逻辑电路俾构成同相放大型之逻辑电路,复数个纵接连接该同相放大型逻辑电路,俾构成复数段之逻辑电路,控制给与各同相放大型逻辑电路之p通道MOS场效电晶体及n通道MOS场效电晶体之各基板电极的基板偏压俾控制逻辑时间者。7.如申请专利范围第4项至第6项中任何一项所述之可变延迟电路,其中,又包括自动地控制给与上述逻辑电路之p通道MOS场效电晶体及n通道MOS场效电晶体之各基板偏压的控制电路者。图示简单说明:第一图系表示依本发明之可变延迟电路之第1实施例的电路连接图。第二图系表示与表示于第一图之可变延迟电路电气上等效的电路连接图。第三图系表示本发明之可变延迟电路之第2实施例的电路连接图。第四图系表示与表示于第三图之可变延迟电路电气上等效的电路连接图。第五图系表示于第三图之可变延迟电路之应用例的方块图。 |
