| 主权项 |
1.一种积体电路之电容器的制造方法,系包括下列步骤:a.在半导体基板之上,形成一金氧半场效电晶体,在该金氧半场效电晶体上成长一中间氧化层(Inter-PolyOxide)作为绝缘之用;b.在该中间氧化层之上,覆盖一层搀杂复晶矽层,作为电容器的下层电极板之用;c.在该搀杂复晶矽层之上,覆盖一层介电层;d.对该介电层进行研磨处理,用以形成凹凸的表面;e.进行回蚀刻处理,将该介电层的凹凸图案,转移到该搀杂复晶矽层之上,以增加该下层电极板的表面积;f.定义该下层电极板区域。2.如申请专利范围第1项所述积体电路之电容器的制造方法,其中积体电路为堆叠式动态随机存取记忆体(StackDRAM)。3.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤b的该搀杂复晶矽层的形成方法系使用低压化学气相沉积之同步磷掺杂(In-situPhophorusDoped)沉积法。4.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤b的该搀杂复晶矽层的厚度系介于500到1000埃之间。5.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤c的该介电层所使用的材料系氧化层,沉积方法是使用低压化学气相沉积法。6.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤c的该介电层的厚度系介于1000到2000埃之间。7.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤d的该介电层的研磨处理是机械研磨处理(mechanicalpolish)。8.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤d的该介电层的研磨处理是钻石薄膜抛光处理。9.如申请专利范围第1项所述积体电路之电容器的制造方法,其中步骤e的该回蚀刻处理系使用乾蚀刻方法。10.一种积体电路之电容器的制造方法,系包括下列步骤:a.在半导体基板之上,形成一金氧半场效电晶体,在该金氧半场效电晶体上成长一中间氧化层(Inter-PolyOxide)作为绝缘之用;b.在该中间氧化层之上,覆盖一层搀杂复晶矽层,作为电容器的下层电极板;c.对该搀杂复晶矽层进行研磨处理,用以形成凹凸的表面,可以增加电容器之下层电极板的表面积;d.定义该下层电极板区域。11.如申请专利范围第10项所述积体电路之电容器的制造方法,其中积体电路为堆叠式动态随机存取记忆体(StackDRAM)。12.如申请专利范围第10项所述积体电路之电容器的制造方法,其中步骤b的该搀杂复晶矽层的形成方法系使用低压化学气相沉积之同步磷掺杂(In-situPhophorusDoped)沉积法。13.如申请专利范围第10项所述积体电路之电容器的制造方法,其中步骤b的该搀杂复晶矽层的厚度系介于500到1000埃之间。14.如申请专利范围第10项所述积体电路之电容器的制造方法,其中步骤c的该搀杂复晶矽层的研磨处理是机械研磨处理(mechanicalpolish)。15.如申请专利范围第10项所述积体电路之电容器的制造方法,其中步骤d的该搀杂复晶矽层的研磨处理是钻石薄膜抛光处理。16.积体电路之电容器的结构,系为:一中间氧化层,覆盖在半导体基板之上,作为绝缘之用,该中间氧化层的中间有一凹沟,作为电容器的下层电极板的外围形状,可以增加下层电极板的面积;一搀杂复晶矽层,覆盖在凹沟的表面与该中间氧化层的部份表面,作为电容器的下层电极板,其中覆盖在中间氧化层表面的搀杂复晶矽层呈凹凸表面,藉此增加电容値。17.如申请专利范围第16项所述积体电路之电容器的结构,该中间氧化层的厚度系介于3000到4000埃之间。18.如申请专利范围第16项所述积体电路之电容器的结构,该搀杂复晶矽层的厚度系介于500到1000埃之间。图示简单说明: 图一系显示在半导体基板的中间氧化层之上形成凹沟,沉积搀杂复晶矽层与氧化层的制程剖面示意图。 图二系显示对氧化层作研磨处理,在氧化层的表面形成凹凸不平的表面的制程剖面示意图。 图三系显示对氧化层作蚀刻处理,在搀杂复晶矽层形成凹凸不平的表面的制程剖面示意图。 图四系显示对搀杂复晶矽层作蚀刻处理,定义电容器之下层电极板的制程剖面示意图。 图五系显示一个平面经过研磨处理后,表面积增加为/2倍的示意图。 |
