具改善资料滙流排性能之高密度记忆体模组

摘要

由于资料线电容负载，在具有多个 DRAMs 之高密度模组上资料线之负载被最小化， 以允许其他限制密度之系统的最大记忆体密度增加，而不具有一确保性能退化。 降低一可接受系统限制之资料线电容的解法有两部份。 第一部分包括设计一具有成列(in-line)汇流排开关的记忆体模组。汇流排开关置于模组标记(tabs) (系统)与随机存取记忆体装置之间，并于一高阻抗(关，off)或作动(active)状态中。当该开关为高阻抗状态时， 模组有效之负载为位元开关装置之负载。解法的第二部份为将逻辑埋入(embed)一特定应用积体电路(ASIC)中，该电路用以监控汇流排的作动并控制汇流排开关的动作。 汇流排开关在系统的 RAS选择线下降，并且维持作动状态直到系统RAS 或行位址侦测 (CAS) 选择线变为非作动为止，藉此支援快速呼叫模态(FPM)和延伸资料输入(EDO)操作。电路由解码系统的 RAS与 CAS选择线及驱动一信号以致能汇流排开关，来执行此工作(task)。

主权项

1.一种具有改良的资料滙流排性能的高密度记忆体模组,包括:一印刷电路卡,具有内连结一系统面板上之连接器的标记,该印刷电路卡具有一卡资料滙流排;两个或多个随机存取记忆体装置组,设置于该印刷电路卡上并联接至该卡资料滙流排;一或多个滙流排开关,经由该卡资料滙流排选择连接至该一或多个滙流排开关之该两个或多个组之随机存取记忆体装置;及逻辑装置,回应系统列位址激励与行位址激励信号,以产生该一或多个开关之致能信号。2.根据申请专利范围第1项之高密度记忆体模组,其中一或多个滙流排开关和该逻辑装置系设置于该印刷电路卡上。3.根据申请专利范围第1项之高密度记忆体模组,其中该一或多个滙流排开关和该逻辑装置系设置于一第二印刷电路卡上,并包括内连接第一与第二印刷电路卡之内连接装置。4.根据申请专利范围第1项之高密度记忆体模组,尚包括第三和第四随机存取记忆体装置组,其设置于该印刷电路卡上并连接至该卡资料滙流排,经由该卡资料滙流排选择连接至该一或多个滙流排开关之该第三和第四组之随机存取记忆体装置。5.根据申请专利范围第1项之高密度记忆体模组,其中该一或多个滙流排开关之每一个包括多个场效电晶体(FETs),该卡资料滙流排的每一线一个,及偏压该FETs为开(on)以回应该致能信号之装置。6.根据申请专利范围第5项之高密度记忆体模组,其中该逻辑装置包括:一D-形式的正反器,其在一系统行位址选择(CAS)线的作动边上锁住一系统列位址选择(RAS)线的状态,该正反器具有一输出:一多工器,具有第一和第二输入,正反器的输出连接至该第一输入;一个具有两输入的NAND闸,经由一反相器连接致该正反器的输出,该NAND闸连接至该多工器的第二输入并接收作为一第二输入,一相应任意RAS的信号;及选择逻辑,用以相应由一预定时间期间延迟的系统CAS选择线,选择多工器之第一和第二输入其中一个。7.根据申请专利范围第6项之高密度记忆体模组,尚包括当系统的RAS及CAS选择线皆为非作动且反相器之输出为一逻辑的〝1〞时,用以重设正反器之装置。图示简单说明:第一图系根据本发明,显示一系统记忆板和习知的单组DIMM与多组DIMMs之方块图;第二图为本发明第一图实行所用的滙流排开关之一般性的方块图与逻辑图;第三图系于本发明第一图实行中,显示ASIC与滙流排开关之关系的方块图;第四A,四B,四C与四D图为时序方块图,分别显示正常读取/写入周期、RAS唯更新(ROR)、在RAS更新(CBR)之前的CAS与隐蔽更新周期中产生RCSELECT输出信号之ASIC逻辑操作;及第五图系根据本发明之较佳实施例,显示ASIC逻辑之方块图和逻辑图。