系数推进乘法累积单元

摘要

本发明涉及一种系数推进乘法累积单元。为了减少MAC单元的面积和功耗，本公开的某些方面涉及具有反馈路径的MAC单元，反馈路径具有布置于其上的算术元件。经常控制算术元件从而限制在数据路径中需要的位数，从而限制MAC单元所需的功率和面积。

主权项

一种乘法累积（MAC）单元，包括：数据路径，从在其上接收第一和第二输入矢量的输入区域延伸到在其上根据所述第一和第二输入矢量来提供输出矢量的输出区域；以及反馈路径，其从累积寄存器的输出耦合至加法器的第二加法器输入端子，其中所述反馈路径包括布置在其上的算术元件；其中所述累积寄存器被配置为存储等于加法器的当前输出与之前存储在所述累积寄存器中的加法器的之前输出的和的值。