| 主权项 |
1.一种延迟电路,其系包括:一积分装置,用以积分输入信号;一参考电压产生装置,用以回应于输入信号的改变而改变输出电压位准至一预定的电压位准,并输出改变的电压;及一比较装置,用以比较积分装置的输出信号与自参考电压产生装置输出的电压,并输出一指示比较结果的信号。2.如申请专利范围第1项的延迟电路,其中,前述参考电压产生装置系包括:第一电容元件,其连接于第一电源节点与输出节点间;第二电容元件,其连接于接受输入信号的节点与输出节点间;及预充电装置,其回应于预充电指示信号,将输出节点预充电至第一电源节点上的电压位准。3.如申请专利范围第2项的延迟电路,其中,前述第一电容元件及第二电容元件的电容量的此设定为a:(1-a),在此a为介于0至1间的实数。4.如申请专利范围第2项的延迟电路,更包括:反转装置,用以将反转的输入信号传达至积分装置;闩锁装置,用以闩锁输出来自该比较装置的输出信号;预充电信号产生装置,回应于来自该闩锁装置的输出信号及该输入信号,用以产生该预充电指示信号;传达装置,用以反转来自该预充电信号产生装置的预充电指示信号的逻辑,并将结果的信号传达至该第二电容元件;及比较活性化装置,回应于预充电指示信号的非活性化,用以将该比较装置活性化。5.如申请专利范围第4项的延迟电路,其中,前述闩锁装置系包括:第一逻辑闸,用以在其一输入端接受该输入信号,当该输入信号是位于一第一电源电压位准时,输出位于第二电源电压位准的一信号,且当该输入信号是位于第二电源电压位准时,作用如反相器;反相器,用以将此第一逻辑闸的输出信号反相;及第二逻辑闸,接受来自该反相器的一输出信号及来自该比较装置的一输出信号,用以当来自该反相器的输出信号系位于该第二电源电压位准时,缓冲来自该比较装置的输出信号,并将结果的信号施加到该第一逻辑闸的另一输入。6.如申请专利范围第1至5项之任一项的延迟电路,更包括回应于输入信号,而将比较装置的比较输入节点及输出节点分别初期设定为预定电压位准的重置元件。7.如申请专利范围第1至5项之任一项的延迟电路,其中,的延迟电路系使用于半导体记忆装置中,其具有复数个记忆格,及感测放大器,用以检知并放大在该复数记忆格内被选取的记忆格中储存的资料,输入信号为记忆格选取动作启始指示信号,比较装置的输出信号系做为使感测放大器活性化之时序。8.如申请专利范围第7项的延迟电路,其中,在前述延迟电路中,闩锁装置的输出信号系被用作使感测放大器活性化的信号。图式简单说明:第一图系绘示依据本发明之第一实施例的延迟电路的整体架构的图式。第二图系绘示表示第一图之延迟电路的操作之信号波形图。第三图系绘示第一图所示之参考电压产生电路的架构之图式。第四图系绘示用以说明第三图之参考电压产生电路之操作的信号波形图。第五图系绘示用以说明第三图之参考电压产生电路之作用的图式。第六图系绘示用以显示第三图之参考电压产生电路之参考电压及比较电路的输出信号间之关系的波形图。第七图系绘示第一图所示之比较装置的架构之图式。第八图系详细绘示根据本发明之一延迟电路的特殊架构的图式。第九图系绘示用以说明第八图所示之延迟电路的操作之信号波形图。第十图系绘示根据本发明之延迟电路所应用的半导体积体电路装置的整体架构之图式。第十一图系绘示用以说明第十图所示之半导体积体电路装置的操作之信号波形图。第十二图系绘示在一MOS电晶体的次临界区域中的电流-电压特征之图式。第十三图系绘示传统半导体记忆装置中阵列部分的架构之图式。第十四图系绘示用以说明第十三图所示之半导体装置的操作之信号波形图。第十五图(A)系绘示一传统延迟电路的例子之图式。第十五图(B)系绘示用以说明第十五图(A)之延迟电路的操作之信号波形图。第十六图(A)系绘示一CMOS反相器的架构之图式。第十六图(B)系绘示第十六图(A)之CMOS反相器的输出信号之波形图。第十七图(A)系绘示另一传统延迟电路的架构之图式。第十七图(B)系绘示用以说明第十七图(A)之延迟电路的信号波形图。第十八图系绘示用以说明与第十七图所示之延迟电路相关的问题之波形图。 |
