| 主权项 |
1.一种动态型记忆体,其特征在于:备有:包含闸极被连接到字元线,且源极汲极通路被连接到和上述字元线交差之互补位元线之其中一者与情报记忆用电容器之积蓄节点之间而构成之位址选择MOSFET在内的动态型记忆单元;将对应于外部电源电压的选择位准与对应于较电路之接地电位为低之负电位的非选择位准供给到上述字元线的字元线选择电路;将上述互补位元线预充电到一定的电压的预充电电路;根据将上述外部电源电压降低相当于上述位址选择用MOSFET之阈値电压而形成的内部电压与电路的接地电位而动作,而接受藉由上述其中一个位元线预充电电荷与动态型记忆单元之记忆电荷的电荷分散所形成之由上述其中一个位元综所读取的信号电压与另一个位元线之预充电电压的电位差,而将其予以放大而形成与上述内部电压与电路之接地电位对应之放大信号的检测放大器;由振荡电路与接受由上述振荡电路所形成的振荡脉冲而产生上述负电压的充电泵电路所形成的负电压产生电路。2.如申请专利范围第1项之动态型记忆体,上述检测放大器系由将由P通道型MOSFET与N通道型MOSFET所形成的2个CMOS反相电路之输入与输出予以交差连接而成之CMOS锁存电路,以及分别将动作电压与电路的接地电位供给到上述CMOS锁存电路的第1.第2电源切换电路所构成,供给上述动作电压的第1电源切换电路系由用于供给上述内部电压的第1MOSFET与只有在检测动作开始时的一定期间会成为ON,而供给上述外部电源电压的第2MOSFET所构成。3.如申请专利范围第1项或第2项之动态型记忆体,上述检测放大器系一相对于以其为中心而在左右方向分别配置之互补位元线组共同设置的共用检测放大器,而在上述互补位元线组与上述检测放大器之输出入节点之间分别设置共用开关MOSFET。4.如申请专利范围第1项、第2项或第3项之动态型记忆体,上述位址选择用MOSFET系由N通道型MOSFET所形成,系一由与构成包含针对上述字元线或互补位元线进行选择位址之位址选择电路在内之周边电路的N通道型MOSFET相同的制造过程所形成者。5.如申请专利范围第4项之动态型记忆体,在用于形成上述字元线之选择信号的字元线选择电路中,至少用于形成连接有记忆单元之字元线的选择信号的字元驱动器系将上述外部电源电压与上述负电压当作动作电压,而形成对于互补位元线之选择信号的行选择电路则是根据上述外部电源电压与电路的接地电位而动作。6.如申请专利范围第1项之动态型RAM,藉由将由上述动态型记忆单元呈矩阵配置而成的记忆单元阵列、检测放大器、进行上述互补位元线之预充电的预充电电路,形成有构成由进行上述互补位元线之选择的行开关所形成之记忆区块之MOSFET的阱领域等形成在共同的N型阱上,可以与形成有N通道型MOSFET之P型阱在电气上呈分离,而上述负电压则当作背偏压电压供给到形成有上述记忆单元的P型阱领域,而电路的接地电位则被供给到其他的P型阱领域。7.如申请专利范围第1项之动态型RAM,将由上述动态型记忆单元呈矩阵配置而成之记忆单元阵列、检测放大器、进行上述互补位元线之预充电的预充电电路、形成有构成由进行上述互补位元线之选择的行开关所形成之记忆区块的MOSFET的阱领域等形成在共同之P型半导体基板上,上述负电压则当作背偏压电压被供给到上述共同的P型半导体基板上。8.如申请专利范围第1项之动态型记忆体,上述字元线的选择电路系由:上述负电压被供给到共同源极,而将闸极与汲极交差连接的第1与第2N通道型MOSFET、源极汲极路径连接到上述第1N通道型MOSFET之汲极与输入端子之间,而在其闸极被供给电路之接地电位的第1P通道型MOSFET、源极汲极路径连接到上述外部电源电压与上述第2N通道型MOSFET之汲极之间,而其闸极被连接到上述输入端子的第2P通道型MOSFET所构成,而利用在上述输入端子供给有对应于上述外部电源电压的位准以及对应于接地电位之位准的其中一个,而从上述第2N通道型MOSFET与P通道型MOSFET之汲极连接点形成对应于上述外部电源电压的位准以及对应于上述负电压之位准的其中一个的位准转换电路。9.如申请专利范围第1项之动态型记忆体,备有上述字元线沿着主字元线被分割成多个,而将对应于上述外部电源电压的选择位准与被设成上述负电位的选择位准供给到上述主字元线的字元线选择电路。10.一种动态型记忆体,其主要特征:多个字元线;与上述多个字元线交差的位元线组;分别具有情报记忆用电容器以及位址选择MOSFET之多个动态型记忆单元;接受电源电压的第1外部电源端子;接受接地电位的第2外部电源端子;将对应于上述电源电压的电压供给到上述多个字元线之选择字元线,将较上述接地电位为低的负电压供给到上述多个字元线的非选择字元线的字元线选择电路;将一定的预充电电压供给到上述位元线组的预充电电路;连接到上述位元线组的检测放大器,在此,上述位址选择MOSFET具有连接到上述多个字元线之其中一个的闸极与设在互补位元线组之其中一者与上述情报记忆用电容器之积蓄节点之间的源极汲极通路,在此,上述多个检测放大器分别备有:具有一对的P通道型MOSFET与一对的N通道型MOSFET的CMOS锁存电路、将动作电压供给到上述一对之P通道型MOSFET之共同源极的第1电源切换电路,以及将动作电压供给到上述一对之N通道型MOSFET之共同源极的第2电源切换电路,而上述第1电源切换电路则备有将较上述电源电压为低的内部电压供给到上述一对之P通道型MOSFET之共同源极的第1MOSFET与供给上述电源电压的第2MOSFET,在此,上述检测放大器,在开始检测动作时,接受上述电源电压与上述接地电位,之后则接受上述内部电压与上述接地电位,而将在上述位元线组中被连接到所选择之动态型记忆单元之其中一个位元线所产生的电压与另一个位元线之上述预充电电压的电压差予以放大,而在上述位元线组得到上述内部电压与上述接地电位。11.如申请专利范围第10项之动态型记忆体,更包括有降压电路,该降压电路则自上述电源电压降压一相当于构成上述位址选择MOSFET之N通道型MOSFET之阈値电压的电压而形成上述内部电压。12.一种动态型记忆体,其主要特征在于:多个字元线;与上述多个字元线交差之多个位元线组;分别包含情报记忆用电容器以及N通道型MOSFET之多个动态型记忆单元;共同资料线组;设在上述多个位元线组与上述共同资料线组之间的多个行开关;接受电源电压的第1外部电源端子;接受接地电位的第2外部电源端子;将一定的预充电电压供给到上述位元线组的预充电路;将对应于上述电源电压的电压供给到上述多个字元线中的选择字元线,将较上述接地电位为低的负电压供给到上述多个字元线中之非选择字元线的字元线选择电路;形成相对于上述多个行开关之选择信号的行解码器;连接到上述多个位元线组的多个检测放大器,在此,上述位址选择MOSFET具有连接到上述多个字元线之其中一个的闸极与设在互补位元线组的其中一个与上述情报记忆用电容器之积蓄节点之间的源极汲极通路,在此,上述多个检测放大器,分别针对上述多个位元线组,将在连接到所选择之动态型记忆单元之其中一个位元线所产生之电压与另一个位元线之上述预充电电压的电压差予以放大,而在上述位元线组可以得到较上述电源电压为低的内部电压与上述接地电位,在此,构成上述动态型记忆单元之N通道型MOSFET与在上述行解码器中所包含之N通道型MOSFET系藉由同一个制造过程所形成。13.如申请专利范围第12项之动态型记忆体更包括降压电路,上述降压电路则自上述电源电压降压一相当于构成上述位址选择MOSFET之N通道型MOSFET之阈値电压的电压而形成上述内部电压。14.一种动态型记忆体,其主要特征在于:多个字元线;与上述多个字元线交差的多个位元线组;分别包含情报记忆用电容器以及N通道型MOSFET的多个动态型记忆单元;接受电源电压的第1外部电源端子;接受接地电位的第2外部电源端子;将对应于上述电源电压的电压供给到上述多个字元线之选择字元线,将较上述接地电位为低的负电压供给到上述多个字元线的非选择字元线的字元线选择电路;连接到上述多个位元线组的多个检测放大器;在此,上述位址选择MOSFET具有连接到上述多个字元线之其中一个的闸极与设在互补位元线组之其中一者与上述情报记忆用电容器之积蓄节点之间的源极汲极通路,在此,上述多个检测放大器分别备有:具有一对的P通道型MOSFET与一对的N通道型MOSFET的CMOS锁存电路,上述多个检测放大器,则分别针对上述多个位元线组,将在连接到所选择之动态型记忆单元之其中一个位元线所产生的电压与另一个位元线之上述预充电电压的电压差予以放大,而在上述位元线组得到较上述电源电压为低的内部电压与上述接地电位,在此,在上述动态型记忆单元内之形成有N通道型MOSFET之源极以及汲极的第1P型阱领域与在上述检测放大电路内之形成有N通道型MOSFET之源极以及汲极的第2P型阱领域则被形成在共同的N型阱领域内,而在上述字元线选择电路内之P通道型MOSFET的源极以及汲极则被形成在上述共同的N型阱领域,而上述负电压被供给到上述第1P型阱领域,而上述接地电位则被供给到上述第2P型阱领域,上述电源电压则被供给到上述共同N型阱领域。15.一种动态型记忆体,其特征在于:包含呈矩阵状被配置之多个记忆单元阵列,被配置在在X方向相邻之记忆单元阵列之间的多个检测放大器,以及被配置在在Y方向相邻之记忆单元阵列之间的多个副字元线驱动部在内的记忆区块;分别在多个记忆单元阵列上于Y方向延伸的多个主字元线;被配置在上述记忆区块的端部,而将信号供给到上述多个主字元线的主字元线驱动部;接受电源电压的第1外部电源端子;接受接地电位的第2外部电源端子;在此,上述多个记忆单元阵列分别具有多个副字元线,与上述多个副字元线交差之多个字元线组,以及分别包含情报记忆用电容器以及N通道型MOSFET的多个动态型记忆单元,上述位址选择MOSFET包含被连接到上述多个副字元线之其中一个的闸极以及设在互补位元线组之其中一个与上述情报记忆用电容器之积蓄节点之间的源极、汲极通路,在此,上述多个检测放大器备有被连接到上述多个位元线组的多个检测放大器,上述多个检测放大器分别备有一具有一对的P通道型MOSFET与一对的N通道型MOSFET的CMOS锁存电路,而分别针对上述多个位元线组,将在被连接到所选择之动态型记忆单元之其中一个位元线所产生的电压与另一个之上述预充电电压的电位差予以放大,而在上述位元线组得到上述内部电压与上述接地电位,在此,上述多个副字元线驱动部则分别备有可将对应于上述电源电压的电压供给到自上述多个副字元线所选出副字元线,而将较上述接地电位为低的负电压供给到上述多个副字元线的非选择字元线的副字元线选择电路。16.如申请专利范围第15项之动态型记忆体,在上述多个动态型记忆单元内之形成有N通道型MOSFET之源极以及汲极的第1P型阱领域与在上述多个检测放大电路内之形成有N通道型MOSFET之源极以及汲极的第2P型阱领域则被形成在共同的N型阱领域内,而在上述多个副字元线选择电路内之P通道型MOSFET的源极以及汲极被形成在上述共同的N型阱领域,而上述负电压被供给到上述第1P型阱领域,而上述接地电位则被供给到上述第2P型阱领域,上述电源电压则被供给到上述共同N型阱领域。图式简单说明:第一图系表本发明之动态型RAM之一实施例的概略配置图。第二图系用于说明第一图之记忆体阵列之主字元线与副字元线之关系的主要部分方块图。第三图系用于说明第一图之主字元线与检测放大器之关系的主要部分方块图。第四图系表本发明之动态型RAM之检测放大器之一实施例的主要部分电路图。第五图系表本发明之动态型RAM之周边部分之一实施例的概略方块图。第六图系表本发明之动态型RAM之记忆单元阵列部之一实施例的主要部分电路图。第七图系用于说明第六图之实施例电路之动作之一例的时序图。第八图A以及第八图B系表在本发明之动态型RAM中所使用之字元线选择电路之一实施例的电路图。第九图系表在本发明之动态型RAM中所使用之字元线选择电路之其他实施例的电路图。第十图系表本发明之动态型RAM之电源系统之一实施例的概略方块图。第十一图系表本发明之动态型RAM中之电源系统的特性图。第十二图A以及第十二图B系用于说明本发明之动态型RAM之元件构造断面图。第十三图A,第十三图B,第十三图C,第十三图D系用于说明本发明之动态型RAM之一实施例之制造过程的主要部分断面图。第十四图A,第十四图B,第十四图C,第十四图D,第十四图E,第十四图F系用于说明本发明之动态型RAM之其他实施例之制造过程的主要部分断面图。 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