| 主权项 |
1.一种非挥发性半导体记忆装置,系指具有形成于n型领域(1)表面的p型源极领域(2)及p型汲极领域(3);在夹入前述源极领域(2)和前述汲极领域(3)中的通道领域(8)上方使隧道氧化膜(4)介在所形成的电荷储存电极(4);及在前述电荷储存电极(4)上方使绝缘膜(6)介在而形成的控制电极(7)之非挥发性半导体记忆装置;其特征在于:具备于前述非挥发性半导体记忆装置之资料写入时,将负电位施加于前述汲极领域(3)的负电位施加装置和将正电位施加于前述电荷储存电极(5)的正电位施加装置,利用在前述汲极领域(3)的能带-能带间隧道电流引起热电子注入,从前述汲极领域(3)向前述电荷储存电极(4)进行电子的注入者。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述非挥发性半导体记忆装置更具有于前述非挥发性半导体记忆装置之资料写入时,使前述源极领域(2)成为开放状态的开放装置和使前述n型领域(1)成为接地状态的接地装置。3.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述通道领域(8)具有p型埋设层(12)。4.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述电荷储存电极(5)为n型多晶矽。5.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述电荷储存电极(5)为p型多晶矽。6.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述汲极领域(3)的位于前述电荷储存电极(5)下方之领域的杂质浓度为51019cm-3以下。7.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述汲极领域(3)的位于前述电荷储存电极(5)下方之领域的杂质浓度包含51019cm-3领域,前述源极领域(2)的位于前述电荷储存电极(5)下方之领域的杂质浓度为5 1019cm-3以下。8.如申请专利范围第1项之非挥发性半导体记忆装置,其中在前述通道领域(8)具备第一杂质领域(16):接连前述源极领域(10)所形成,具有比前述源极领域(10)的杂质浓度低浓度的p型杂质;及第二杂质领域(17):接连前述汲极领域(11)所形成,具有比前述汲极领域(11)的杂质浓度低浓度的p型杂质。9.如申请专利范围第1项之非挥发性半导体记忆装置,其中在前述n型领域(1)具备n型第三杂质领域(18):接连前述汲极领域(3),包围前述汲极领域(3)所形成。10.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述源极领域(2)和前述汲极领域(3)对于前述电荷储存电极(5)及前述控制电极(7),为对称构造。11.如申请专利范围第1项之非挥发性半导体记忆装置,其中前述隧道氧化膜(4)的膜厚为15nm以下。12.如申请专利范围第1项之非挥发性半导体记忆装置,其中在前述控制电极(7)、前述电荷储存电极(5)、前述源极领域(2)及前述汲极领域(3)形成记忆格,前述非挥发性半导体记忆装置具有将前记忆格排列成多数行及多数列的记忆格阵列;与前述多数行对应,连接前述各记忆格之控制电极的字线;及与前述多数列对应,连接前述各记忆格之汲极领域的位线。13.如申请专利范围第12项之非挥发性半导体记忆装置,其中更具备周边电路领域,该周边电路领域系形成进行前述记忆格动作控制的周边电路,前述周边电路领域具有p通道型MOS电晶体,前述记忆格之前述源极领域和前述汲极领域具有和构成前述p通道型MOS电晶体之源极领域及汲极领域相同的构造。14.如申请专利范围第12项之非挥发性半导体记忆装置,其中前述位线包含主位线和副位线,前述多数记忆格分割成各自包含排列成多数行及多数列之多数记忆格的多数扇区,具备副位线群:与前述多数扇区对应所设,各自包含与对应的扇区内之多数列对应的多数前述副位线;及选择电晶体:将前述多数副位线群选择地连接前述多数主位线;前述选择电晶体为p通道型电晶体。15.如申请专利范围第12项之非挥发性半导体记忆装置,其中前述记忆格于前述记忆格的紫外线消除后,具有比前述记忆格的读出电压低的临界电压。16.如申请专利范围第12项之非挥发性半导体记忆装置,其中前述记忆格于前述记忆格的紫外线消除后,具有比前述记忆格的读出电压高的临界电压。17.如申请专利范围第12项之非挥发性半导体记忆装置,其中前述副位线为金属配线材料。18.如申请专利范围第12项之非挥发性半导体记忆装置,其中前述负电压施加装置于前述非挥发性半导体记忆装置之写入时,在Vd-Id特性方面(Vd:汲极电压,Id:汲极电流),使Vd之绝对値增加时,求出(log Id)/Vd"之値成为0的Vd之値Vd,将Vd之绝对値比Vd之値小的负电位施加于前述汲极领域,在所选择的记忆格及连接和此所选择的记忆格相同前述位线之所未选择的记忆格方面,不发生突崩破坏。19.一种非挥发性半导体记忆装置,系指具有形成于n型领域(1)表面的p型源极领域(2)及p型汲极领域(3);在夹入前述源极领域(2)和前述汲极领域(3)中的通道领域(8)上方使隧道氧化膜(4)介在所形成的电荷储存电极(5);及在前述电荷储存电极(5)上方使绝缘膜(6)介在所形成的控制电极(7)之非挥发性半导体记忆装置;其特征在于:具备于前述非挥发性半导体记忆装置之资料写入时,将负电位施加于前述汲极领域(3)的负电位施加装置和将正电位施加于前述电荷储存电极(5)的正电位施加装置,将强电场施加于夹入前述电荷储存电极(5)和前述汲极领域(3)中之领域的前述隧道氧化膜(4),利用FN隧道现象从前述汲极领域(3)向前述电荷储存电极(5)进行电子的注入者。20.如申请专利范围第19项之非挥发性半导体记忆装置,其中前述非挥发性半导体记忆装置更具有于前述非挥发性半导体记忆装置之资料写入时,使前述源极领域(2)成为开放状态的开放装置和使前述n型领域(1)成为接地状态的接地装置。21.如申请专利范围第19项之非挥发性半导体记忆装置,其中前述通道领域(8)具有p型埋设层(12)。22.如申请专利范围第19项之非挥发性半导体记忆装置,其中前述电荷储存电极(5)为n型多晶矽。23.如申请专利范围第19项之非挥发性半导体记忆装置,其中前述电荷储存电极(5)为p型多晶矽。24.如申请专利范围第19项之非挥发性半导体记忆装置,其中前述源极领域(2)和前述汲极领域(3)对于前述电荷储存电极(5)及前述控制电极(7),为对称构造。25.如申请专利范围第19项之非挥发性半导体记忆装置,其中在前述n型领域(1)具备为包围前述汲极领域(11)而形成的p型第四杂质领域(19)和为包围前述源极领域(10)而所形成的n型第五杂质领域(20)。26.如申请专利范围第19项之非挥发性半导体记忆装置,其中在前述控制电极(7)、前述电荷储存电极(5)、前述源极领域(2)及前述汲极领域(3)形成记忆格,前述非挥发性半导体记忆装置具有将前述记忆格排列成多数行及多数列的记忆格阵列;与前述多数行对应,连接前述各记忆格之控制电极的字线;及与前述多数列对应,连接前述各记忆格之汲极领域的位线。27.如申请专利范围第26项之非挥发性半导体记忆装置,其中前述非挥发性半导体记忆装置更具备周边电路领域,该周边电路领域系形成进行前述记忆格动作控制的周边电路,前述周边电路领域具有p通道型MOR电晶体,前述记忆格之前述源极领域和前述汲极领域具有和构成前述p通道型MOS电晶体之源极领域及汲极领域相同的构造。28.如申请专利范围第26项之非挥发性半导体记忆装置,其中前述位线包含主位线和副位线,前述多数记忆格分割成各自包含配置成多数行及多数列之多数记忆格的多数扇区,具备副位线群:与前述多数扇区对应所设,各自包含与对应的扇区内之多数列对应的多数前述副位线;及选择电晶体:将前述多数副位线群选择地连接前述多数主位线;前述选择电晶体为p通道型电晶体。29.如申请专利范围第26项之非挥发性半导体记忆装置,其中前述副位线为金属配线材料。30.如申请专利范围第26项之非挥发性半导体记忆装置,其中前述负电压施加装置于前述非挥发性半导体记忆装置之写入时,在Vd-Id特性方面(Vd:汲极电压,Id:汲极电流),使Vd之绝对値增加时,求出(log Id)/Vd"之値成为0的Vd之値Vd1将Vd之绝对値比Vd1之値小的负电位施加于前述汲极领域,在所选择的记忆格及连接和此所选择的记忆格相同前述位线之所未选择的记忆格方面,不发生突崩破坏。31.一种非挥发性半导体记忆装置,系指具有形成于n型领域(1)表面的p型源极领域(2)及p型汲极领域(3);在夹入前述源极领域(2)和前述汲极领域(3)中的通道领域(8)上方使隧道氧化膜(4)介在所形成的电荷储存电极(5);及在前述电荷储存电极(5)上方使绝缘膜介在所形成的控制电极(7)之非挥发性半导体记忆装置;其特征在于:具备于前述非挥发性半导体记忆装置之资料消除时,将负电位施加于前述控制电极(7)的负电位施加装置和将正电位施加于前述源极领域(2)及前述n型领域(1)的正电位施加装置,在前述通道领域(8)形成电洞的通道层,将强电场施加于介于前述电洞的通道层和前述电荷储存电极(5)之间的前述隧道氧化膜(4),利用FN隧道现象从前述电荷储存电极(5)向前述电洞的通道层进行电子的注入者。32.如申请专利范围第31项之非挥发性半导体记忆装置,其中前述非挥发性半导体记忆装置更具备使前述汲极领域(3)成为开放状态的开放装置。33.如申请专利范围第31项之非挥发性半导体记忆装置,其中在前述控制电极(7)、前述电荷储存电极(5)、前述源极领域(2)及前述汲极领域(3)形成记忆格,前述非挥发性半导体记忆装置具有将前述记忆格排列成多数行及多数列的记忆格阵列;与前述多数行对应,连接前述各记忆格之控制电极的字线;及与前述多数列对应,连接前述各记忆格之汲极领域的位线。34.如申请专利范围第33项之非挥发性半导体记忆装置,其中前述非挥发性半导体记忆装置更具备周边电路领域,该周边电路领域系形成进行前述记忆格动作控制的周边电路,前述周边电路领域具有p通道型MOS电晶体,前述记忆格之前述源极领域和前述汲极领域具有和构成前述p通道型MOS电晶体之源极领域及汲极领域相同的构造。35.如申请专利范围第33项之非挥发性半导体记忆装置,其中前述位线包含主位线和副位线,前述多数记忆格分割成各自包含排列成多数行及多数列之多数记忆格的多数扇区,具备副位线群:与前述多数扇区对应所设,各自包含与对应的扇区内之多数列对应的多数前述副位线;及选择电晶体:将前述多数副位线群选择地连接前述多数主位线;前述选择电晶体为p通道型电晶体。36.如申请专利范围第33项之非挥发性半导体记忆装置,其中前述副位线为金属配线材料。37.一种非挥发性半导体记忆装置,其特征在于:具有记忆格,该记忆格具有形成于n型领域(1)表面的p型源极领域(2)及p型汲极领域(3)、在夹入前述源极领域(2)和前述汲极领域(3)中的通道领域(8)上方使隧道氧化膜(4)介在所形成的电荷储存电极(5)及在前述电荷储存电极(5)上方使绝缘膜分在所形成的控制电极(7);将前述记忆格排列成多数行及多数列的记忆格阵列;与前述多数行对应,连接前述各记忆格之控制电极的字线;与前述多数列对应,连接前述各记忆格之汲极领域的位线;连接前述各记忆格之源极领域的源线;于前述预定记忆格读出时,将第一电位施加于所未选择的前述位线、所未选择的前述字线、前述源线及前述n型领域的第一电位施加装置;将比前述第一电位低1-2V的电位施加于所选择的前述位线的第二电位施加装置;及将第二电位施加于所选择的前述字线的第三电位施加装置者。38.如申请专利范围第37项之非挥发性半导体记忆装置,其中前述第一电位为正値的外部电源电位,前述第二电位为接地电位。39.如申请专利范围第37项之非挥发性半导体记忆装置,其中前述第一电位为接地电位,前述第二电位为负値的外部电源电位。40.一种非挥发性半导体记忆装置,其特征在于:具有具备记忆格,该记忆格具有形成于n型领域(1)表面的p型源极领域(2)及p型汲极领域(3)、在夹入前述源极领域(2)和前述汲极领域(3)中的通道领域(8)上方使隧道氧化膜(4)介在所形成的电荷储存电极(5)及在前述电荷储存电极(5)上方使绝缘膜介在所形成的控制电极(7);将前述记忆格排列成多数行及多数列的记忆格阵列;与前述多数列对应所设的多数主位线;及共同设于前述多数记忆格的源线;前述多数记忆格分割成各自包含排列成多数行及多数列之多数记忆格的多数扇区,更具备:与前述多数扇区对应所设,各自包含与对应的扇区内之多数列对应的多数副位线之多数副位线群;及将前述多数副位线群选择地连接前述多数主位线之选择闸电晶体;于前述预定记忆格读出时,将第一电位施加于所未选择的前述主位线、所未选择的前述选择闸电晶体、前述源线及前述n型领域的第一电位施加装置;将比第一电位低1-2V的电位施加于所选择的前述主位线和所选择的前述副位线的第二电位施加装置;使所未选择的副位线成为开放状态的开放装置;及将第二电位施加于所选择的前述选择闸电晶体的第三电位施加装置者。41.如申请专利范围第40项之非挥发性半导体记忆装置,其中前述第一电位为正値的外部电源电位,前述第二电位为接地电位。42.如申请专利范围第40项之非挥发性半导体记忆装置,其中前述第一电位为接地电位,前述第二电位为负値的外部电源电位。43.如申请专利范围第12项之非挥发性半导体记忆装置,其中使用前述负电位施加装置及前述正电位施加装置将负电位及正电位施加于前述汲极领域及前述电荷储存电极,以便前述非挥发性半导体记忆装置之写入时之最大消耗电流成为每一记忆格1A以下。图式简单说明:第一图为说明第一实施例之非挥发性半导体记忆装置写入动作的第一图。第二图为说明第一实施例之非挥发性半导体记忆装置写入动作的第二图。第三图为说明第一实施例之非挥发性半导体记忆装置消除动作的图。第四图为显示第一实施例之非挥发性半导体记忆装置电压施加条件的图。第五图为显示第一实施例之非挥发性半导体记忆装置写入特性的图。第六图为显示第一实施例之非挥发性半导体记忆装置消除特性的图第七图为显示连接第一实施例之浮动闸和控制闸时之Id-Vd特性及Ig-Vd特性的图。第八图为显示第二实施例之非挥发性半导体记忆装置构造的方块图。第九图为显示第三实施例之非挥发性半导体记忆装置构造的方块图。第十图为显示习知NOR型快闪记忆体写入及消除特性的图。第十一图为显示第三实施例之非挥发性半导体记忆装置写入及消除特性的图。第十二图为说明第四实施例之非挥发性半导体记忆装置写入动作的图。第十三图为显示第五实施例之非挥发性半导体记忆装置构造的截面图。第十四图为显示第六实施例之非挥发性半导体记忆装置构造的截面图。第十五图为显示第七实施例之非挥发性半导体记忆装置构造的截面图。第十六图为显示第八实施例之非挥发性半导体记忆装置第一制程的截面图。第十七图为显示第八实施例之非挥发性半导体记忆装置第二制程的截面图。第十八图为显示第九实施例之非挥发性半导体记忆装置第一制程的截面图。第十九图为显示第九实施例之非挥发性半导体记忆装置第二制程的截面图。第二十图为显示第十实施例之非挥发性半导体记忆装置构造的截面图。第二十一图为显示第十实施例之非挥发性半导体记忆装置构造的截面图。第二十二图为显示第十二实施例之非挥发性半导体记忆装置构造的截面图。第二十三图为显示第一、第四-第十二实施例之n井其他状态的第一图。第二十四图为显示第一、第四-第十二实施例之n井其他状态的第二图。第二十五图为显示第一、第四-第十二实施例之n井其他状态的第三图。第二十六图为显示第十五实施例之非挥发性半导体记忆装置Id-Vd特性和Ig-Vd特性的图。第二十七图为说明第十五实施例之突崩现象的第一图。第二十八图为说明第十五实施例之突崩现象的第二图。第二十九图为说明第十五实施例之突崩现象的第三图。第三十图为显示第十五实施例之非挥发性半导体记忆装置的能带-能带间隧道电流Id之FN绘图的图。第三十一图为显示第十五实施例之非挥发性半导体记忆装置的Vg=OV之Id-Vd特性和Ig-Vd特性的图。第三十二图为说明习知NOR型记忆格写入动作的模式图。第三十三图为说明习知NOR型记忆格消除动作的模式图。第三十四图为说明习知DINOR型记忆格写入动作的模式图。第三十五图为说明习知DINOR型记忆格消除动作的模式图。第三十六图为显示习知DINOR型记忆格电压施加条件的图。第三十七图为显示习知DINOR型记忆格写入特性的图。第三十八图为显示习知DINOR型记忆格消除特性的图。第三十九图为说明习知n型MOS记忆格之能带-能带间隧道现象的模式图。第四十图为显示习知n通道型MOS记忆格所改良之构造的截面图。 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