| 主权项 |
1.一种制造一半导体装置的方法,其包含步骤有:藉由LOCOS过程,于一第一导电型之半导体基板上形成一场氧化膜;透过高能离子之植入,在第一导电型之半导体基板上形成一第二导电型之剖面井;离子植入第二导电型杂质进入该井的上层部扮,以补偿后来形成之埋入式通道之中的第二导电型之杂质密度;以一较第二导电型杂质之离子植入能量为低之植入能量,藉着离子植入第一导电型杂质进入该井之上层部份,形成一埋入式通道;在半导体基板表面上形成一闸氧化膜与一闸电极。2.根据申请专利范围第1项之方法,其中该第一导电型为P型并且该第二导电型为N型。3.根据申请专利范围第1项之方法,其中该第二导电型杂质藉着利用磷作来源,以31012之份量在40keV之能量下被植入。4.根据如申请专利范围第1项中之方法,其中该埋入式通道藉着利用BF2作来源,以81012份量在40keV之能量下被制成。5.一种制造半导体装置的方法,其包含的步骤有:藉由LOCOS过程,于一第一半导体基板上形成一场氧化膜;透过高能离子之植入,在第一导电型之半导体基板上形成一第二导电型之剖面井;藉由离子植入第一导电型杂质进入该井,而于该井之上层部份形成一埋入式通道;离子植入第一导电型杂质进入该井中,以便在该井之上层部份形成一埋入式通道;离子植入第二导电型杂质往下至在埋入式通道之下的区域,以补偿介于该埋入式通道及该井之上层部份之间的一第二导电型杂质密度;并且在半导体基板之表面上形成一闸氧化膜与一闸电极;其中,该第二导电型杂质系藉由使用磷当作来源而植入。6.根据申请专利范围第5项中之方法,其中该第一导电型为P型并且该第二导电型为N型。7.根据申请专利范围第5项之方法,其中该第二导电型杂质藉着利用磷作为来源以31012份量在40keV能量下被植入。8.根据如申请专利范围第2项中之方法,其中该埋入式通道藉着利用BF2作为来源,以81012之份量在20keV的能量下被制成。9.一种制造半导体装置之方法,其包含之步骤为:藉由LOCOS过程,于一P型半导体基板上形成一场氧化膜;透过高能离子植入,在该P型半导体基板上形成一N井;以31012的份量在40KeV的能量下,将N型杂质离子植入该井之内,以补偿后来形成之埋入式通道之中的N型杂质密度;藉由离子植入P型杂质,以81012的份量及20KeV的能量,于该井之上层部份形成一埋入式通道;及在半导体基板表面上形成一埋入式通道;及在半导体基板表面上形成一闸氧化膜与一闸电极。10.一种制造半导体装置之方法,其包含之步骤为:藉由LOCOS过程,于一P型半导体基板上形成一场氧化膜;透过高能离子植入,在该P型半导体基板上形成一N井;藉由离子植入P型杂质,以81012的份量及20KeV的能量,于该N井之上层部份形成一埋入式通道;以31012的份量在40KeV的能量下,将N型杂质离子植入该N井之内,以补偿介于该埋入式通道及该N井之上层部份之间的N型杂质密度;及在半导体离基板表面上形成一闸氧化膜与一闸电极。图式简单说明:第一图为具有埋入式通道结构之传统PMOSFET的概略截面视图;第二图为第一图切线段A-A'之N-井中之掺杂的离子密度之示意图;第三图表示具有埋入式通道结构之剖面(或退化)井掺杂的离子密度;第四图至第七图为根据本发明表示制作一具有剖面井与埋入式通道结构的PMOSFET之方法的截面示意图;第八图表示经由第七图中之线段A-A'中之井的掺杂的离子密度;并且第九图与第十图系为表示,根据本发明与藉由传统剖面井技术所制成之PMOSFETS间特性的比较之图形。 |
