| 主权项 |
1.一种随机动态存取记忆体的制造方法,应用于在位元线之间形成一节点接触窗,在一矽基底上依序形成一多晶矽间介电层、一多晶矽化金属层、一隔绝层,该方法包括步骤:形成一拟层于该隔绝层上方,具有相对于氧化物有高蚀刻比;图案化该拟层,并去除元件周边区域上方的该拟层,使得下方之该隔绝层暴露出;将末被该拟层覆盖之区域蚀刻至该多晶矽间介电层;形成一绝缘层于该基底整个上方;以及形成一接触窗于该绝缘层中,并位在相邻的该拟层之间。2.如申请专利范围第1项所述之方法,其中该拟层系多晶矽。3.如申请专利范围第2项所述之方法,其中该拟层之厚度约1000A。4.如申请专利范围第1项所述之方法,其中该多晶矽化金属层更包括一层厚度约1000A之多晶与一层厚度约1000A之矽化钨。5.如申请专利范围第1项所述之方法,其中该隔绝层系低压-矽酸四乙酯(LP-TEOS)。6.如申请专利范围第1项所述之方法,其中该隔绝层之厚度约500A。7.如申请专利范围第1项所述之方法,其中该绝缘层系硼磷矽玻璃(BPSG)。8.如申请专利范围第1项所述之方法,其中该绝缘层系化学气相沉积法(CVD)形成。9.如申请专利范围第1项所述之方法,其中该接触窗系以选择性蚀刻法形成且配合相对于多晶矽对氧化物有较高选择性之氟碳化物选择性蚀刻剂。10.一种随机动态存取记忆体的制造方法,应用于在位元线之间形成一节点接触窗,在一多晶矽间介电层上依序形成一多晶矽化金属层、一隔绝层,该方法包括步骤:形成一拟层于该隔绝层上方,具有相对于氧化物有高蚀刻比;图案化该拟层,并去除元件周边区域上方的该拟层,使得下方之该隔绝层暴露出;将未被该拟层覆盖之区域蚀刻至该多晶矽间介电层;形成一绝缘层于该基底整个上方;形成一接触窗于该绝缘层中,并位在相邻的该拟层之间;以及形成一氧化层于该基底表面,之后将该氧化层蚀刻以形成一衬氧化层。11.如申请专利范围第10项所述之方法,更包括沉积一多晶矽层于该基底之表面,并填满该接触窗。12.如申请专利范围第10项所述之方法,其中该拟层系多晶矽。13.如申请专利范围第12项所述之方法,其中该拟层之厚度约1000A。14.如申请专利范围第10项所述之方法,其中该多晶矽化金属层更包括一层厚度约1000A之多晶矽与一层厚度约1000A之矽化钨。15.如申请专利范围第10项所述之方法,其中该隔绝层系低压-矽酸四乙酯(LP-TEOS)。16.如申请专利范围第10项所述之方法,其中该隔绝层之厚度约500A。17.如申请专利范围第10项所述之方法,其中该绝缘层系硼磷矽玻璃(BPSG)。18.如申请专利范围第10项所述之方法,其中该绝缘层系化学气相沉积法(CVD)形成。19.如申请专利范围第10项所述之方法,其中该接触窗系以选择性蚀刻法形成且配合相对于多晶矽对氧化物有较高选择性之氟碳化物选择性蚀刻剂。20.如申请专利范围第10项所述之方法,其中该氧化层系低压-矽酸四乙酯(LP-TEOS)。21.如申请专利范围第10项所述之方法,其中该衬氧化层系以回蚀刻法形成。22.如申请专利范围第20项所述之方法,其中该氧化层之厚度约500A。23.一种随机动态存取记忆体的结构,位在一半导体基底上方,该随机动态存取记忆体的结构至少包括:一第一堆叠层与一第二堆叠层,位在该半导体基底上方,其中该第一堆叠层包含一第一位元线、第一隔绝层与第一拟层,而该第二堆叠层包含一第二位元线、第二隔绝层与第二拟层,该第一与该第二拟层相对于多晶矽对氧化物具有较高的蚀刻比特性;一节点接触窗,住在该第一与该第二堆叠层之间。图式简单说明:第一图绘示习知一种DRAM的结构示意图;第二图绘示依照本发明之结构的示意图;以及第三图A到第三图K绘示本发明实施例之制造方法流程之剖面图。 |
