| 主权项 |
1.一种同位核对电路,用于动态随机存取记忆体单元,此电路包含:资料滙流排;同位信号产生单元,连接至资料滙流排,用以产生由资料滙流排传输之资料信号群所决定之同位信号;同位结合单元,用以将目前产生之同位信号与储存之信号结合而提供结合之同位信号;以及计数器单元,用以于多个资料信号群传输后,将结合之同位信号之传输致能。2.如申请专利范围第1项之同位核对电路,其中计数器单元系回应于时脉信号。3.如申请专利范围第1项之同位核对电路,复包含闸极单元,回应于写入信号,用以将结合之同位信号储存在记忆体单元位置中。4.如申请专利范围第1项之同位核对电路,复包含:比较电路,比较电路之第一输入端具有施加至其上之储存之同位信号;以及闸极单元,回应于读取信号,用以施加结合之同位信号至比较电路,当结合之同位信号与储存之同位信号不一致时,比较电路施加旗标信号至输出端。5.如申请专利范围第1项之同位核对电路,其中同位结合单元系构建如比较单元,当施加至资料滙流排之两个连续资料信号提供不同之同位信号时,比较单元提供误差信号,同位核对单元复包含闸极单元连接至储存位置且连接至比较单元,用以回应误差及读取-修改-写入信号而改变储存在储存位置中之逻辑信号。6.如申请专利范围第1项之同位核对电路,其中同位产生电路含有互斥NOR逻辑闸。7.如申请专利范围第1项之同位核对电路,其中同位产生电路含有互斥OR逻辑闸。8.一种核对主记忆体资料滙流排上传输之资料群序列之同位之方法,此方法包含诸步骤:a)产生第一资料群之第一同位信号;b)储存第一同位信号,作为储存之同位信号;c)产生次一序列资料群之次一同位信号;d)将次一同位信号与储存之同位信号结合,以提供结合之资料信号;e)储存结合之资料信号,作为储存之同位信号;f)重复步骤c)至e),直到最后序列资料群之同位信号与储存之同位信号结合,以形成最后结合之同位信号;以及g)于写入操作时将最后结合之同位信号储存在与资料群序列结合之记忆体位置中。9.如申请专利范围第8项之方法,复包含诸步骤:h)于读取操作中,将最后结合之同位信号相比较于与资料群结合之同位信号;以及j)当结合之同位信号与最后结合之同位信号不一致时,产生旗标信号。10.如申请专利范围第8项之方法,其中第一资料群系取自记忆单元,且次一序列资料群系已修改之第一资料群而将予以储存在记忆单元中,此方法以下列步骤取代步骤b)及d)至g):h)比较第一同位信号与次一同位信号;以及i)当第一同位信号与次一同位信号不相同时,将储存在记忆单元中且与含有第一资料群之资料群序列结合之同位信号改变至相反逻辑状态。11.一种同位核对电路,用于记忆单元中,其中多个序列资料群系经由资料滙流排而与处理单元交换,此电路包含:同位产生单元,连接至资料滙流排,且产生资料滙流排所传输信号群之同位信号;结合单元,连接至同位产生单元,用以回应第一控制信号而结合同位信号与次一序列之同位,以提供结合之信号,结合单元回应第二控制信号而比较同位信号与次一序列之同位信号,以提供比较信号;比较单元;以及闸极单元,回应写入信号而施加结合之同位信号至记忆单元中之储存胞元,回应读取信号而施加结合之信号至比较单元。12.如申请专利范围第11项之同位核对电路,其中比较单元将回应取自记忆单元之资料群序列所产生之结合之同位信号相比较于与取自记忆单元之资料群序列结合之储存之同位信号,当比较结果不一致时,比较单元产生旗标信号。13.如申请专利范围第11项之同位核对电路,其中第二控制信号系读取-修改-写入信号,同位核对电路复包含改变装置回应于比较信号用以改变储存在记忆单元中之同位信号之逻辑状态,储存在记忆单元中之同位信号系与欲予以修改之资料群结合。14.如申请专利范围第11项之同位核对电路,其中同位产生单元由多个互斥OR逻辑闸组成。15.如申请专利范围第11项之同位核对电路,其中闸极电路回应于时脉(CLK)信号。16.如申请专利范围第15项之同位核对电路,其中多个序列资料群系与时脉(CLK)信号同步。17.如申请专利范围第11项之同位核对电路,其中结合单元含有:计数器/暂存器单元,用以储存同位信号;OR逻辑闸,具有第一输入端连接至同位产生单元;以及多工器,回应第一控制信号而将来自OR闸之输出信号施加至计数器/暂存器单元,多工器回应第二控制信号而将来自同位产生电路之输出信号施加至计数器/暂存器单元。图式简单说明:第一图系依据本发明之同位核对逻辑电路于写入操作模式之示意图。第二图系依据本发明之同位核对逻辑电路于读取操作模式之示意图。第三图系依据本发明之同位核对逻辑电路于读取-修改-写入之操作模式之示意图。 |
