| 主权项 |
1.一种控制一动态随机存取记忆体(DRAM)系统的记忆体控制器,该DRAM系统接收多数个具有个别之位址且伴随有要被写入至该DRAM系统于该等位址处之资料的写入动作请求,每个该等写入位址具有一列位址部份及一行位址部份,该记忆体控制器包含:一缓冲器,该缓冲器具有多数个暂时储存每个该等写入动作请求之该等写入位址及伴随的资料直到该资料能被写入至该DRAM系统为止的位置,该等被储存的位址及资料以一个对应于该等写入动作请求被接收之次序的次序被维持在该缓冲器;及一存取动作顺序控制电路,该存取动作顺序控制电路选择伴随该多数个写入动作请求中之一个的位址及资料作为下一个对该DRAM系统的存取动作,该存取动作顺序控制电路包含:一比较器,该比较器将每个该等被储存位址的该列位址部份与一现行存取动作之该列位址部份做比较并且辨识具有相等于该现行存取动作之该列位址部份之对应之列位址部份的写入动作请求;及一存取动作选择器电路,该存取动作选择器电路响应于该在选择一个具有一不同于该现行存取动作之该列位址部份之列位址部份的非辨识写入动作请求之前选择该等辨识写入动作请求中之一个作为下一个对该DRAM系统之存取动作的比较器,该等辨识写入动作请作中之该一个的该选择系造成即使该非辨识写入动作请求在该辨识写入动作请求之前已造成。2.如申请专利范围第1项所述的记忆体控制器,其中:该记忆体控制器接收一个具有一读取位址的读取动作请求,该读取位址具有一列位址部份及一行位址部份;该比较器比较该读取位址的该列位址部份并且辨识该读取位址的该列位址部份是否系指向于该现行存取动作的该列位址部份;及该存取动作在选择该非辨识写入动作请求作为下一个存取动作之前选择器电路选择该读取动作请求作为下一个存取动作。3.如申请专利范围第2项所述的记忆体控制器,其中:该比较器更包含将该读取位址之该行位址部份的至少一部份与在该缓冲器中之该多数个写入位址之该等行位址部份的一对应部份做比较的逻辑线路;及该位址选择器电路当该读取位址的该列位址部份是相等于该现行存取动作的该列位址部份且该读取位址的该行位址部份是不同于该等辨识写入动作请求之该等行位址部份的该等对应部份时在任何写入动作请求之前选择该读取动作请求。4.一种用于控制对一动态随机存取记忆体(DRAM)系统之存取动作的方法,该DRAM系统具有多数个记忆体储存位置,其中该DRAM系统是由施加一列位址至该DRAM系统而然后施加一行位址至该DRAM系统来被存取,该DRAM系统由只改变在存取动作之间的行位址来提供对多数个具有相同列位址之位置的存取动作,该方法包含如下之步骤:储存多数个写入动作请求之每个的位址及伴随的资料在一缓冲器中,该多数个存取动作请求的每个位址包含一列位址部份及一行位址部份,每个位址及伴随的资料以该记忆体控制器接收该等存取动作请求的一次序被储存;执行对该DRAM系统于一第一列位址及一第一行位址处的一第一存取动作;将该第一列位址部份与被储存于该缓冲器中之每个存取动作请求的该列位址部份做比较;当在该缓冲器中的至少一个存取动作请求具有一个相等于该第一存取动作之该列位址部份的列位址部份时,选择该具有一个相等于该第一存取动作之列位址部份之列位址部份之该至少一个存取动作请求的一最早被接收的存取动作请求作为一个对该DRAM系统的第二存取动作,该具有一相等列位址部份的至少一个存取动作在具有非相等列位址部份之较早存取动作请求之前被选择;及当在该缓冲器中没有存取动作请求具有一个相等于该第一存取动作之该列位址部份的列位址部份时,选择在该缓冲器中之一最早被接收的存取动作请求作为该第二存取动作。5.如申请专利范围第4项所述的方法,更包含如下之步骤:将一读取动作请求之一行位址部份的至少一位元和一列位址部份与在该缓冲器中之该多数个写入动作请求之行位址部份的一对应位元和列位址部份做比较;及当该读取动作的该列位址部份是相等于该等写入动作请求中之至少一个的列位址部份时:当该等行位址部份的该等对应位元是不同时在该等具有一相等列位址部份的写入动作之前执行该读取动作;及当该读取动作之该行位址部份的该至少一个位元是相等于该等写入动作中之一个之该行位址部份的该至少一个位元时在该读取动作之前执行一写入动作。6.一种选择在一动态随机存取记忆体(DRAM)系统中下一个存取动作的方法,该DRAM系统具有对该DRAM系统的告示写入动作请求,其中该等告示写入动作中的至少一个具有一个指向于一具有一相等于对该DRAM系统之一现行存取动作之一列位址之列位址之储存位置的位址而且该等告示写入动作中的至少一个具有一个指向于一具有一不同于该现行存取动作之该列位址之列位址之储存位置的位址,该方法包含如下之步骤:在选择具有一不同列位址之任何写入动作之前选择具有一相等列位址之一最早被接收的写入动作作为下一个存取动作;及当没有写入动作具有一相等列位址时,选择具有一不同列位址之一最早的写入动作作为下一个存取动作。7.一种缓冲器电路,其容许资料以一连续之次序被接收及储存于该缓冲器电路中之多数个位置中且其容许该资料以一非连续的次序从该缓冲器电路输出,该缓冲器电路包含:一输入指标,该输入指标辨识该等位置中之下一个空的位置来接收下一个资料输入;一输出指标,该输出指标辨识该等位置中之下一个填满的位置作为下一个输出的来源;及一指标控制电路,该指标控制电路独立地控制该输入指标和该输出指标,该指标控制电路包括一个响应于该资料之一预定特性来选择该等位置之该填满之位置中之一个作为该下一个输出之该来源的优先权表。8.如申请专利范围第7项所述的缓冲器电路,其中该资料包括辨识在一动态随机存取记忆体(DRAM)系统中之储存位置的位址,及其中,该资料的该预定特性包含关于该等位址的列位址部份是否相等于在该DRAM系统中之一现行存取储存位置之列位址部份的比较结果。图式简单说明:第一图是一包括一记忆体子系统之电脑系统之简化的方块图。第二图是第一图之该记忆体子系统之简化的方块图。第三图描绘在一模范DRAM系统中之读取动作的时序图。第四图描绘在一模范DRAM系统中之写入动作的时序图。第五图描绘对一DRAM之不同列之连续写入运作的时序图。第六图描绘至一DRAM之相同行之连续写入运作的时序图。第七图描绘一并合一告示写入动作FIFO缓冲器之记忆体子系统的方块图。第八图描绘并合本发明之告示写入动作缓冲器及记忆体控制器之记忆体子系统的方块图。第九图是描绘与现行列位址相比之读取动作请求和告示写入动作之列位址部份之组合之下一个存取动作位址之选择之一实施例的列表。第十图是描绘与现行列位址相比之读取动作请求和告示写入动作之列位址部份之组合之下一个进入位址之选择之另一实施例的列表。第十一图是描绘可包括页(即,列)找到;页遗失;或页找到及页遗失之告示写入动作之组合之下一个写入动作位址之选择的列表。第十二图描绘第八图之比较及指标逻辑线路之更详细的方块图。第十三图描绘第八图和第十二图之告示写入动作缓冲器之高阶功能表示。第十四图描绘第十二图之产生该基础条目指标之指标控制逻辑线路的功能逻辑线路。第十五图描绘第十二图之产生该输出指标之指标控制逻辑线路的功能逻辑线路。第十六图描绘第十二图之产生该输入指标之指标控制逻辑线路的功能逻辑线路。 |
