| 主权项 |
1.一种在半导体底材上制造罩幕唯读记忆体(maskROM)之方法,该半导体底材包含PMOS区域、NMOS区域以及NMOS记忆胞区域形成于其中,该方法至少包括下列步骤:形成闸极结构于该PMOS区域、该NMOS区域以及该NMOS记忆区域上;执行第一次离子掺杂以形成p型轻微掺杂汲极邻接于该闸极结构;执行第二次离子掺杂且倾斜一植入角度以形成p型抗抵穿区域;形成第一光阻图案以曝露该 NMOS 区域;以该第一光阻图案做一罩幕执行第三次离子掺杂以形成n型轻微掺杂汲极于该 NMOS 区域中邻接该闸极结构;去除该第一光阻图案;形成侧壁间隙于该闸极结构之侧壁上;形成第二光阻图案以覆盖该PMOS区域;以该第二光阻图案做一罩幕执行第四次离子掺杂以形成n型汲极与源极于该NMOS区域以及该NMOS区域记忆胞区域中;去除该第二光阻图案;形成第三光阻图案以曝露该PMOS区域;以该第三光阻图案做一罩幕执行第五次离子掺杂以形成p型汲极与源极于该PMOS区域中;去除该第三光阻图案;及执行一热处理以活化该掺杂之离子。2.如申请专利范围第1项的方法,其中上述之第一次离子掺杂之离子包含BF2。3.如申请专利范围第1项的方法,其中上述之第一次离子掺杂之剂量大约为1E12至1E14 atoms/cm2。4.如申请专利范围第1项的方法,其中上述之第一次离子掺杂之能量大约为5至100KeV。5.如申请专利范围第1项的方法,其中上述之第二次离子掺杂之离子包含磷。6.如申请专利范围第1项的方法,其中上述之第二次离子掺杂之剂量大约为5E11至5E13 atoms/cm2。7.如申请专利范围第1项的方法,其中上述之第二次离子掺杂之能量大约为10至150KeV。8.如申请专利范围第1项的方法,其中上述之第二次离子掺杂之植入角度相对应于该半导体底材之表面约为12至60度。9.如申请专利范围第1项的方法,其中上述之第三次离子掺杂之离子包含磷。10.如申请专利范围第1项的方法,其中上述之第三次离子掺杂之剂量大约为5E12至5E14 atoms/cm2。11.如申请专利范围第1项的方法,其中上述之第三次离子掺杂之能量大约为5至120KeV。12.如申请专利范围第1项的方法,其中上述之第四次离子掺杂之离子包含砷。13.如申请专利范围第1项的方法,其中上述之第四次离子掺杂之剂量大约为5E14至5E16 atoms/cm2。14.如申请专利范围第1项的方法,其中上述之第四次离子掺杂之能量大约为0.1至80KeV。15.如申请专利范围第1项的方法,其中上述之第五次离子掺杂之离子包含BF2。16.如申请专利范围第1项的方法,其中上述之第五次离子掺杂之剂量大约为5E14至5E16 atoms/cm2。17.如申请专利范围第1项的方法,其中上述之第五次离子掺杂之能量大约为0.1至80KeV。18.如申请专利范围第1项的方法,其中上述之用以复原该蚀刻缺陷之该热回火程序是在N2O环境中进行。19.如申请专利范围第1项的方法,其中用以复原该蚀刻缺陷之该热回火程序是在O2环境中进行。20.如申请专利范围第1项的方法,其中上述之热处理是在N2环境中进行活化。21.如申请专利范围第1项的方法,其中上述之热处理是在O2环境中进行活化。22.如申请专利范围第1项的方法,其中上述之热处理是在N2O环境中进行活化。23.如申请专利范围第1项的方法,其中上述之热处理温度约为850至1100℃。24.如申请专利范围第1项的方法,其中上述之侧壁间隙是由氧化矽所形成。第一图为半导体晶片之截面图,显示根据本发明在半导体底材中执行第一次离子掺杂之步骤。第二图为半导体晶片之截面图,显示根据本发明在执行第二次离子掺杂之步骤。第三图为半导体晶片之截面图,显示根据本发明在执行第三次离子掺杂之步骤。第四图为半导体晶片之截面图,显示根据本发明在闸极结构侧壁上形成侧壁间隙之步骤。第五图为半导体晶片之截面图,显示根据本发明执行第四次离子掺杂之步骤。第六图为半导体晶片之截面图,显示根据本发明在执行第五次离子植入之步骤。第七图为半导体晶片之截面图,显示根据本发明进行一热处理之步骤。第八图显示本发明中一般NMOS元件之电流--电压曲线。第九图显示本发明中罩幕唯读记忆体NMOS记忆胞之电流--电压曲线。 |
