| 主权项 |
1.一种数位信号处理器,包含一数位资料滙流排,连接至一数位资料记忆器,储存欲由数位资料处理器操纵之数位资料,数位资料包含一资料表,在记忆器内之一基本位址开始;一程式控制单位,提取多个指令,包含供数位信号处理器用之一程式,并反应该等指令,产生命令信号,控制数位信号处理器之其他单位之操作;一记发器档,储存数位资料;至少一逻辑单位,连接至程式控制单位及记发器档,并反应命令信号,以对记发器档中之资料执行数位资料处理;及一位址产生单位,连接至数位资料滙流排,记发器档,及程式控制单位,并反应命令信号,俾经由数位资料滙流排取出及储存数位资料记忆器中之资料于记发器档,位址产生器包含一基本位址记发器,储存代表该表之基本位址之数位信号,一索引记发器,储存代表该表中一所需资料项之与基本位址相对之一位址,及一连结器,用以连结基本位址记发器中所储存之数位信号于索引记发器中所储存之数位信号,以产生该记忆器中该表之该所需资料项之位址。2.如申请专利范围第1项所述之数位信号处理器,其中,该表具有项数等于升至正整数幂之2。3.如申请专利范围第2项所述之数位信号处理器,其中,该连结器自索引记发器中选择数个数位信号,用以与来自基本记发器之数位信号连结,数位信号数等于该正整数幂。4.如申请专利范围第2项所述之数位信号处理器,其中,该连结器截除来自基本位址记发器中之数位信号之数个较低有效数位信号,并连结来自基本位址记发器之其余数位信号于来自索引记发器之数位信号,由基本位址记发器中之数位信号截除之该数位信号数等于该正整数幂。5.如申请专利范围第4项所述之数位信号处理器,其中,该连结器选择来自索引记发器之数个数位信号,用以连结于来自基本记发器之数位信号,自索引记发器中所选出之数位信号数等于该正整数幂。6.如申请专利范围第1项所述之数位信号处理器,另包含一加法器,连接至索引记发器,并具有一增量/减量输入端,用以接收代表欲加于索引记发器中所储存之数位信号上之正增量或负减量値之数位信号,该加法器接收来自索引记发器之数位信号,加该增量或减量値于来自索引记发器之数位信号中,并储存代表结果和之数位信号于索引记发器中。7.如申请专利范围第6项所述之数位信号处理器,另包含一限制器,连接至加法器,限制器侦测由加法器所产生之和是否小于零,且如为是,则储存代表零之一値之数位信号于索引记发器中。8.如申请专利范围第6项所述之数位信号处理器,另包含一限制器,连接至加法器,限制器侦测由加法器所产生之和是否大于该记忆器中该表之长度,且如为是,则储存代表等于该表长度之一値之数位信号于索引记发器中。9.如申请专利范围第8项所述之数位信号处理器,其中,该限制器侦测由加法器所产生之和是否小于零,且如为是,则储存代表零之一値之数位信号于索引记发器中。10.一种数位信号处理器,包含一程式控制单位,提取多个指令,包含供数位信号处理器用之一程式,并对指令解码,产生命令信号,控制数位信号处理器之其他单位之操作;一记发器档,储存数位资料;一转移/逻辑单位,连接至程式控制单位及记发器档,并反应命令信号,以对记发器档中之资料执行处理,及转移/逻辑单位包含;一逻辑电路,反应命令信号,以对记发器档中之资料执行数位资料操纵,包含"及"及"互斥或"操作;一转移器,用以对记发器档中所储存之数位信号执行桶转移;及一"互斥或"闸,用以对分别选自记发器档之第一及第二记发器中所储存之数位信号之第一及第二数位信号执行"互斥或"操作。11.如申请专利范围第10项所述之数位信号处理器,其中,该程式控制单位可反应一CRC指令,以执行一循环重复校对操作之一部份,产生命令信号给记发器档及转移/逻辑单位,其中,于反应CRC指令时,该"互斥或"闸对选自第一及第二记发器之数位信号执行"互斥或"操作;该逻辑电路产生第一记发器中之数位信号及预定屏蔽之数位信号之逻辑"及"结果;该转移器连结逻辑单位所输出之数位信号于来自第二记发器之数位信号,并转移连结之数位信号串一位置;及该记发器储存自转移器输出之数位信号于第一及第二记发器中。12.如申请专利范围第11项所述之数位信号处理器,其中,在进一步反应该CRC指令时,该逻辑电路产生第一记发器中之数位信号及循环重复校对参数之"互斥或"结果,并储存结果之数位信号于第一记发器中。13.一种数位信号处理器,包含一程式控制单位,提取多个指令,包含供数位信号处理器用之一程式,并对指令解码,产生命令信号,控制数位信号处理器之其他单位之操作;一数位资料滙流排,连接至数位资料记忆器,储存欲由数位信号处理器操纵之数位资料;一记发器档,储存数位资料;一位址产生单位,连接至数位资料滙流排,记发器档,及程式控制单位,并反应命令信号,俾经由资料滙流排取出及储存数位资料记忆器中之资料于记发器档中;一转移/逻辑单位,连接至程式控制单位及记发器档,并反应命令信号,以对记发器档中之资料执行数位资料处理,转移/逻辑单位包含;一短加法器,用以计算记发器档之第一记发器中所储存之数位信号之二进位値及该发器档之第二记发器中所储存之数位信号之二进位値间之差之绝对値,及一转移器,转移记发器档之第三记发器中所储存之数位信号于记发器档之第四记发器中,该转移器连接至短加法器,用以转移由短加法器之输出所指明数之数元。14.如申请专利范围第13项所述之数位信号处理器,其中,该程式控制单位可反应一解包指令,以执行可变长度码解包操作之一部份,产生命令信号至记发器档,位址产生单位,及转移/逻辑单位,其中,于反应解包指令时,该短加法器计算第一记发器中所储存之数位信号之二进位値及第二记发器中所储存之数位信号之二进位値间之差之绝对値;及当第一记发器中所储存之数位信号之二进位个小于或等于第二记发器中所储存之数位信号之二进位値时,该短加法器储存该差之绝对値于第二记发器中,及输出第一记发器中所储存之数位信号至该转移器;或当第一记发器中所储存之数位信号之二进位値大于第二记发器中所储存之数位信号之二进位値时,该短加法器储存该差之绝对値于第一记发器中,及输出第二记发器中所储存之数位信号至该转移器;该转移器转移第三记搰器中所储存之数个数位信号至第四记发器,该数等于短加法器所输出之値。15.如申请专利范围第14项所述之数位信号处理器,其中,在进一步反应解包指令中,当第一记发器中所储存之数位信号之二进位値小于或等于第二记发器中所储存之数位信号之二进位値时,位址产生单位经由资料滙流排取出数位资料记忆器中之数位信号,并储存该数位信号于第三记发器中;及新数位信号储存于第一记发器中,及新数位信号具有一値指示自记忆器中所取出并储存于第三记发器中之数位信号数。图式简单说明:第一图为依据本发明原理之一DSP之概要方块图;第二图A显示记忆器中之一表,及由DSP常式进出该表中之记忆位置之顺序,及第二图B显示记忆器中之表之一多层组,及由DSP常式进出该表中记忆位置之索引及値;第三图A为第一图之记忆器位址产生器之概要方块图;第三图B为详细图,显示一表查阅逻辑,由记忆器位址产生器用以由基本位址及索引迅速产生一表中之一位址;第四图为第一图中之桶转移及逻辑单位之概要方块图,显示此单位中之逻辑,桶转移,及短加法器部份与记发器档之记发器之互动;第五图A为操作流程图,作为对进来之数位资料流执行循环重复校对(CRC)之一部份执行,及第五图B为流程图,说明第五图A之操作之主要部份之实施,经由第四图所示之桶转移及逻辑单位执行二指令;及第六图A为操作流程图,作为对进来之数位资料流执行数元解包之一部份执行,及第六图B及第六图C为流程图,说明第六图A之操作之主要部份之实施,经由第四图所示之桶转移及逻辑单位执行二指令。 |
