| 主权项 |
1.一种半导体记忆器装置,其特征在于具备:复数个记忆单元;写入驱动器,传送输入前述记忆单元之资料;感测放大器,响应感测放大器控制信号,放大传送自前述记忆单元之资料;资料输入缓冲器,缓冲来自外部之资料输入信号并将其输出;位址输入缓冲器,缓冲来自外部之位址输入信号并将其输出;写入位址保持装置,1或2周后写入时,仅延迟1或2周来自前述位址输入缓冲器之写入位址而将其输出;输出选择装置,选择来自前述位址输入缓冲器之读出位址以及来自前述写入位址保持装置之仅延迟1或2周之写入位址;比较装置,比较来自前述位址输入缓冲器之读出位址以及来自前述写入位址保持装置之延迟1或2周之写入位址,若其结果相同,即产生第1.第2比较信号;旁通控制信号发生装置,前述1周后写入动作执行时,输入前述第1比较信号,产生旁通0控制信号,前述2周后执行写入动作时,输入前述第1.第2比较信号,产生旁通0.旁通1.旁通2及旁通12控制信号;控制信号发生装置,前述1周后写入动作执行时,产生第1.第2控制信号,前述2周后写入动作执行时,产生第1.第2.第3控制信号;资料输入保持装置,响应前述第1控制信号,仅延迟前述第1或第2周,传入输入之资料输入信号,产生第1.第2.第3信号,响应前述第2控制信号,栓锁前述第2信号,响应前述第3控制信号,栓锁前述第3信号,传输至前述写入驱动器;资料输出选择装置,响应前述旁通0控制信号,输出前述第1信号,响应前述旁通1及12控制信号,输出前述第2信号,响应前述旁通2及12控制信号,输出前述第3信号;资料输出缓冲器,于1或2周后写入动作执行时,响应资料输出缓冲控制信号,栓锁来自前述资料输出选择装置之资料;以及感测放大器暨资料输出缓冲器控制信号发生装置,产生前述放大器及前述资料输出缓冲器控制用控制信号。2.如申请专利范围第1项之半导体记忆器装置,其中前述控制信号发生装置于写入指令起1周后与时脉信号同步产生前述第1控制信号,1周前若有写入指令即产生第2控制信号,于前述2周后写入动作执行时,在写入指令起2周后与前述时脉信号同步产生前述第1控制信号,在读出指令前1及2周前若有读出指令即产生前述第2控制信号,在读出指令前1及2周前若同时有写入指令即产生前述第3控制信号。3.如申请专利范围第1项之半导体记忆器装置,其中前述资料输入保持装置具备:第1传输装置,响应前述第1控制信号,传输来自前述资料输入缓冲器之资料输入信号;第1栓锁器,栓锁前述第1传输装置之输出信号,产生前述第1信号;第2传输装置,响应前述反转之第1控制信号,传输前述第1信号;第2栓锁器,栓锁前述第2传输装置之输出信号,产生前述第2信号;第3传输装置,响应前述第1控制信号,传输前述第2信号;第3栓锁器,栓锁前述第3传输装置之输出信号;第4传输装置,响应前述反转之第1控制信号,传输前述第3栓锁器之输出信号;第4栓锁器,栓锁前述第4传输装置之输出信号,产生第3信号;第5传输装置,响应前述第2控制信号,传输前述第2信号;第6传输装置,响应前述第3控制信号,传输前述第3信号;以及第5栓锁器,栓锁来自前述第5或第6传输装置之信号。4.如申请专利范围第1项之半导体记忆器装置,其中前述资料输出缓冲器具备:资料输出缓冲器允许装置,响应前述资料输出缓冲器控制信号,相对于第1输出资料输出前述感测放大器输出信号;反转及栓锁装置,将输出自前述资料输出缓冲器允许装置之第1输出资料对反转栓锁,输出至第2输出资料对;以及资料输出装置,反转前述反转及栓锁装置之输出信号,产生最终资料输出信号对。5.如申请专利范围第1或4项之半导体记忆器装置,其中前述资料输出选择装置具备:第7传输装置,响应前述旁通1控制信号,传输前述第2信号;第8传输装置,响应前述旁通2控制信号,传输前述第3信号;第6栓锁器,栓锁前述第7.第8传输装置之输出信号。第9传输装置,响应前述旁通12控制信号,传输前述第6栓锁器栓锁反转之信号至前述资料输出缓冲器之第2输出资料对;以及第10传输装置,响应相当于前述旁通0控制信号之反转信号与前述时脉信号之逻辑和之反转之信号,传输前述第1信号反转之信号至前述资料输出缓冲器之第2输出资料对。6.如申请专利范围第1或4项之半导体记忆器装置,其中前述感测放大器及资料输出缓冲器控制信号发生装置具备:第1反转逻辑和装置,演算来自前述资料输出缓冲器之第1输出资对之信号逻辑和之反转;感测放大器允许装置,响应感测放大器促成信号及前述第1反转逻辑和装置之输出信号,传送"低"位准信号,响应前述第1反转逻辑和装置之输出信号或前述感测放大器致能信号,传送"高"位准信号;反转装置,反转前述感测放大器致能装置之输出信号;第2反转逻辑和装置,演算前述旁通0与旁通12控制信号逻辑和之反转;感测放大器控制信号发生装置,藉前述反转装置与第2反转逻辑和装置之输出信号逻辑积控制前述感测放大器;以及资料输出缓冲器控制信号发生装置,藉前述感测放大器控制信号之反转控制前述资料输出缓冲器。7.一种半导体记忆器装置,其系具备:复数个记忆单元;写入驱动器,传送资料于前述记忆单元;感测放大器,响应感测放大器控制信号,放大传输自前述记忆器之资料;输入缓冲器,缓冲来自外部之资料输入信号而将其输出;位址输入缓冲器,缓冲来自外部之位址输入信号而将其输出;以及资料输出缓冲器,响应资料输出缓冲器控制信号,缓冲输出自前述感测放大器之资料而将其输出者;其特征在于具备:旁通控制信号发生装置,于1周后写入动作执行时,仅延迟1周输出自前述位址输入缓冲器之写入位址而将其输出,读出指令输入时,比较输入的读出位址与前述写入位址,其结果若相同,即产生旁通1及旁通12控制信号,2周后写入动作执行时,仅延迟2周输出自前述位址输入缓冲器之写入位址而将其输出,读出指令输入时,比较输入之读出位址与前述1或2周前之写入位址,其结果若相同,即产生旁通0.旁通1.旁通2及旁通12控制信号;旁通控制装置,前述1周后写入动作执行时,使输入自前述资料输入缓冲器之资料输入信号响应第1控制信号,产生第1.第2及第3信号,响应第2控制信号,输出前述第2信号至前述写入缓冲器,响应前述旁通1及旁通12控制信号,输出前述第2信号至前述资料输出缓冲器,前述2周后写入动作执行时,使输入自前述资料输入缓冲器之资料输入信号响应前述第1控制信号,产生前述第1.第2及第3信号,响应前述第2或第3控制信号,输出前述第2或第3信号至前述写入驱动器,响应前述旁通0控制信号,输出前述第1信号至前述资料输出缓冲器,响应前述旁通1及旁通12控制信号,输出前述第2信号至前述资料输出缓冲器,响应前述旁通2及旁通12控制信号,输出前述第3信号至前述资料输出缓冲器。8.如申请专利范围第7项之半导体记忆器装置,其中前述旁通控制信号发生装置具备:写入位址保持装置,前述1或2周后写入时,仅延迟1或2周来自前述位址输入缓冲器之写入位址而将其输出;选择装置,选择输出来自前述位址输入缓冲器之读出位址以及来自前述写入位址保持装置之仅延迟1或2周之写入位址;比较装置,比较来自前述位址输入缓冲器之读出位址与来自前述写入位址保持装置之仅延迟1或2周之写入位址,若其结果相同,即产生第1及第2比较信号;以及旁通控制信号产生装置,前述1周后写入动作执行时,输入前述第1比较信号,产生旁通0控制信号,前述2周后写入动作执行时,输入前述第1.第2比较信号,产生旁通0.旁通1.旁通2及旁通12控制信号。9.如申请专利范围第7项之半导体记忆器装置,其中前述旁通控制装置具备:控制信号发生装置,前述1周后写入动作执行时,产生前述第1及第2控制信号,前述2周后写入动作执行时,产生前述第1.第2.第3控制信号;资料输入保持装置,响应前述第1控制信号,传输前述仅延迟第1或第2周而输入之资料输入信号,产生第1.2.3信号,响应前述第2控制信号,栓锁前述第2信号,响应前述第3控制信号,栓锁前述第3信号而传送至前述写入驱动器;资料输出选择装置,响应前述旁通0控制信号,输出前述第1信号,响应前述旁通1及12控制信号,输出前述第2信号,响应前述旁通2及12控制信号,输出前述第3信号;以及感测放大器及资料输出缓冲器控制信号发生装置,产生前述感测放大器及前述资料输出缓冲器控制用控制信号。10.如申请专利范围第9项之半导体记忆器装置,其中前述控制信号发生装置于写入指令起1周后与时脉信号同步产生前述第1控制信号,于1周前若有写入指令即产生前述第2控制信号,于前述2周后写入动作执行时,在写入指令起2周后,与前述时脉信号同步产生前述第1控制信号,于读出指令之1或2周前若有读出指令即产生前述第2控制信号,于读出指令之1或2周前若同时有写入指令即产生前述第3控制信号。11.如申请专利范围第8项之半导体记忆器装置,其中前述资料输入保持装置具备:第1传输装置,响应前述第1控制信号,传输来自前述资料输入缓冲器之资料输入信号;第1栓锁器,栓锁前述第1传输装置之输出信号,产生前述第1信号;第2传输装置,响应前述反转之第1控制信号,传输前述第1信号;第2栓锁器,栓锁前述第2传输装置之输出信号,产生前述第2信号;第3传输装置,响应前述第1控制信号,传输前述第2信号;第3栓锁器,栓锁前述第3传输装置之输出信号;第4传输装置,响应前述反转之第1控制信号,传输前述第3栓锁器之输出信号;第4栓锁器,栓锁前述第4传输装置之输出信号,产生第3信号;第5传输装置,响应前述第2控制信号,传输前述第2信号;第6传输装置,响应前述第3控制信号,传输前述第3信号;以及第5栓锁器,栓锁来自前述第5或第6传输装置之信号。12.如申请专利范围第7项之半导体记忆器装置,其中前述资料输出缓冲器具备:资料输出缓冲器允许装置,响应前述资料输出缓冲器控制信号,输出前述感测放大器输出信号于第1输出资料对;反转及栓锁装置,反转栓锁输出自前述资料输出缓冲器致能装置之第1输出资料对而输出于第2输出资料对;以及资料输出装置,反转前述反转及栓锁装置之输出信号,产生最终资料输出信号对。13.如申请专利范围第7项之半导体记忆器装置,其中前述资料输出选择装置具备:第7传输装置,响应前述旁通1控制信号,传输前述第2信号;第8传输装置,响应前述旁通2控制信号,传输前述第3信号;第6栓锁器,栓锁前述第7及第8传输装置之输出信号;第9传输装置,响应前述旁通12控制信号,传输前述第6栓锁器所栓锁反转之信号于前述资料输出缓冲器之第2输出资料对;以及第10传输装置,响应相当于前述旁通0控制信号之反转信号与前述时脉信号之逻辑和之反转之信号,将前述第1信号反转之信号传输至前述资料输出缓冲器之第2输出资料对。14.如申请专利范围第9或12项之半导体记忆器装置,其中前述感测放大器及资料输出缓冲器控制信号发生装置具备:第1反转逻辑和装置,演算来自前述资料输出缓冲器之第1输出资料对之信号之逻辑和之反转;感测放大器允许装置,响应感测放大器控制信号及前述第1反转逻辑和装置之输出信号,传输"低"位准信号,响应前述第1反转逻辑和装置之输出信号或前述感测放大器控制信号,传输"高"位准信号;反转装置,反转前述感测放大器允许装置之输出信号;第2反转逻辑和装置,演算前述旁通0及旁通12控制信号之逻辑和之反转;感测放大器控制信号发生装置,演算前述反转装置及第2反转逻辑和装置之输出信号,产生前述感测放大器控制信号;以及资料输出缓冲器控制信号发生装置,反转前述感测放大器控制信号,产生前述资料输出缓冲器控制信号。15.一种半导体记忆器装置之资料处理方法,其系具备以下部件之半导体记忆器装置之资料处理方法:复数记忆单元;感测放大器,响应感测放大器控制信号,放大传输自前述复数记忆单元之资料;位址输入缓冲器,缓冲来自外部之资料输入信号而将其输出;以及资料输出缓冲器,响应资料输出控制信号,缓冲输出自前述感测放大器之资料而将其输出,特征在于具备以下步骤:1周后写入动作执行时,仅延迟1周输出自前述位址输入缓冲器之写入位址而将其输出,读出指令输入时,比较输入之读出位址与前述写入位址,若其结果相同,即产生旁通1及旁通12控制信号,2周后写入动作时,仅延迟2周输出自前述位址输入缓冲器之写入位址而将其输出,读出指令输入时,比较输入之读出位址与前述1或2周前之写入位址,其结果若相同,即产生旁通0.旁通1.旁通2及旁通12控制信号之步骤;以及前述1周后写入动作执行时,使自前述资料输入缓冲器输入之资料输入信号响应第1控制信号,产生第1.第2.第3信号,响应第2控制信号,输出前述第2信号至前述写入驱动器,前述2周后写入动作执行时,使输入自前述资料输入缓冲器之资料输入信号响应前述第1控制信号,产生第1.第2.第3信号,响应第2控制信号,输出前述第2信号至前述写入驱动器,响应前述旁通1及旁通12控制信号,输出前述第2信号至前述资料输出缓冲器,前述2周后写入动作执行时,使输入自前述资料输入缓冲器之资料输入信号响应前述第1控制信号,产生第1.第2.第3信号,响应前述第2或第3控制信号,输出前述第2或第3信号至前述写入驱动器,响应前述旁通0控制信号,输出前述第1信号至前述资料输出缓冲器,响应前述旁通1及旁通12控制信号,输出前述第2信号至前述资料输出缓冲器,响应前述旁通2及旁通12控制信号于输出前述第3信号至前述资料输出缓冲器之步骤。 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