| 主权项 |
1.一种半导体集体电路装置,具备有:记忆胞阵列(13),具有被配置于列及行上的复数个记忆胞;第一内部电源装置(11),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第一内部电源电压(Vcc1);感测放大器(25),接受前述第一内部电源电压(Vcc1)而动作,以放大由前述记忆胞阵列(13)之记忆胞中读出的资料信号;第二内部电源装置(12),接受前述外部电源电压(Ext.Vcc)以产生低于前述外部电源电压(Ext. Vcc)的第二内部电源电压(Vcc2);以及写入驱动器(23),接受前述第二内部电源电压(Vcc2)而动作,以将资料信号写入于前述记忆胞阵列(13)中之记忆胞(32)内。2.如申请专利范围第1项之半导体集体电路装置,其更具备有:第三内部电源装置(60),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第三内部电源电压(Vcc3);位址缓冲器(17),接受前述第三内部电源电压(Vcc3)而动作,且响应外部位址信号(EAD)以产生列位址信号(RAD)及行位址信号(CAD);列解码器(18),响应来自前述位址缓冲器(17)之列位址信号(RAD)以选择前述记忆胞阵列(13)之列;以及行解码器(20),响应来自前述位址缓冲器(17)之行位址信号(CAD)以选择前述记忆胞阵列(13)之行。3.如申请专利范围第1项之半导体集体电路装置,更具备有:复数条字线(WL),被配置在前述列上;复数条位元线对偶(BL,/BL),被配置在前述行上;局部输入出线对偶(LIOa, LIOb);复数个行选择闸(33al1至33an2,33bl1至33bn2),对应前述复数条位元线对偶(BL,/BL)而设,且连接在各别对应之位元线对偶(BL,/BL)与前述局部输入出线对偶(LIOa,LIOb)之间;全局输入出线对偶(GIOa,GIOb);传输闸(34a,34b),连接于前述局部输入出线对偶(LIOa,LIOb)与前述全局输入出线对偶(GIOa,GIOb)之间;以及预充电电路(24a1至24an,24b1至24bn),接受前述第二内部电源电压(Vcc2)而动作,俾将前述全局输入出线对偶(GIOa,GIOb)予以预充电。4.如申请专利范围第1项之半导体集体电路装置,更具备有:复数条字线(WL),被配置在前述列上;复数条位元线对偶(BL,/BL),被配置在前述行上;输入出线对偶(IOa,IOb);复数个行选择闸(33al1至33an2, 33bl1至33bn2),对应前述复数条位元线对偶(BL,/BL)而设,且连接在各别对应之位元线对偶(BL,/BL)与前述局部输入出线对偶(LIOa,LIOb)之间;预充电电路(124a1至124an,124b1至124bn),接受前述第二内部电源电压(Vcc2)而动作,俾将前述输入出线对偶(IOa,IOb)予以预充电。5.如申请专利范围第3项之半导体集体电路装置,更具备有:第三内部电源装置(60),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第三内部电源电压(Vcc3);位址缓冲器(17),接受前述第三内部电源电压(Vcc3)而动作,且响应外部位址信号(EAD)以产生列位址信号(RAD)及行位址信号(CAD);列解码器(18),响应来自前述位址缓冲器(17)之列位址信号(RAD)以选择前述记忆胞阵列(13)之列;以及行解码器(20),响应来自前述位址缓冲器(17)之行位址信号(CAD)以选择前述记忆胞阵列(13)之行。6.如申请专利范围第4项之半导体集体电路装置,更具备有:第三内部电源装置(60),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第三内部电源电压(Vcc3);位址缓冲器(17),接受前述第三内部电源电压(Vcc3)而动作,且响应外部位址信号(EAD)以产生列位址信号(RAD)及行位址信号(CAD);列解码器(18),响应来自前述位址缓冲器(17)之列位址信号(RAD)以选择前述记忆胞阵列(13)之列;以及行解码器(20),响应来自前述位址缓冲器(17)之行位址信号(CAD)以选择前述记忆胞阵列(13)之行。7.如申请专利范围第3项之半导体集体电路装置,更具备有:位址缓冲器(17),接受前述外部电源电压(Ext. Vcc)而动作,响应外部位址信号(EAD)以产生列位址信号(RAD)及行位址信号(CAD);列解码器(18),响应来自前述位址缓冲器(17)之列位址信号(RAD)以选择前述记忆胞阵列(13)之列;以及行解码器(20),响应来自前述位址缓冲器(17)之行位址信号(CAD)以选择前述记忆胞阵列(13)之行。8.如申请专利范围第4项之半导体集体电路装置,更具备有:位址缓冲器(17),接受前述外部电源电压(Ext.Vcc)而动作,且响应外部位址信号(EAD)以产生列位址信号(RAD)及行位址信号(CAD);列解码器(18),响应来自前述位址缓冲器(17)之列位址信号(RAD)以选择前述记忆胞阵列(13)之列;以及行解码器(20),响应来自前述位址缓冲器(17)之行位址信号(CAD)以选择前述记忆胞阵列(13)之行。9.如申请专利范围第1项之半导体集体电路装置,其中前述半导体集体电路装置,系与时钟信号(CLK)同步的同步型半导体集体电路装置。10.一种半导体集体电路装置,具备有:记忆胞阵列(13),具有被配置于列及行上的复数个记忆单元;第一内部电源装置(11),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第一内部电源电压(Vcc1);感测放大器(25),接受前述第一内部电源电压(Vcc1)而动作,以放大由前述记忆胞阵列(13)之记忆胞中读出的资料信号;以及写入驱动器(23),接受前述第一内部电源电压(Vcc1)而动作,以将资料信号写入于前述记忆胞阵列(13 )中记忆胞内。11.一种半导体集体电路装置,其具备有:记忆胞阵列(13),具有被配置于列及行上的复数个记忆单元;第一内部电源装置(11),接受外部电源电压(Ext. Vcc)以产生低于前述外部电源电压(Ext.Vcc)的第一内部电源电压(Vcc1);第二内部电源装置(12),接受前述外部电源电压(Ext.Vcc)以产生低于前述外部电源电压(Ext. Vcc)的第二内部电源电压(Vcc2);感测放大器(25),利用前述第一内部电源装置(11)接受前述第一内部电源电压(Vcc1)而动作,以放大由前述记忆单元阵列(13)之记忆胞中读出的资料信号;写入驱动器(23),利用前述第二内部电源装置(12)接受前述第二内部电源电压(Vcc2)而动作,以将资料信号写入于前述记忆胞阵列(13)中之记忆胞内;以及电压平衡装置(63),用以使前述第二内部电源电压(Vcc2)与前述第一内部电源电压(Vcc1)成为同一位准。12.如申请专利范围第11项之半导体集体电路装置,其中前述电压平衡装置(63),包含有用以连接前述第一内部电源电路(11)之输出节点与前述第二内部电源电路(12)之输出节点的电源配线(65)。13.如申请专利范围第11项之半导体集体电路装置,其中前述电压平衡装置(63),更具备有:基准电压生成装置(67),用以生成对应前述第一内部电源电压(Vcc1)之基准电压信号(Vref);以及信号配线(68),将前述基准电压信号(Vref)传递至前述第一及第二内部电源电路(11,12)上。14.如申请专利范围第11项之半导体集体电路装置,其更具备有:复数条字线(WL),被配置在前述列上;复数条位元线对偶(BL,/BL),被配置在前述行上;局部输入出线对偶(LIO);复数个行选择闸(33al1至33an2, 33bl1至33bn2),对应前述复数条位元线对偶(BL,/BL)而设,且连接在各别对应之位元线对偶(BL,/BL)与前述局部输入出线对偶(LIO)之间;全局输入出线对偶(GIO,/GIO);以及传输闸(34),连接于前述局部输入出线对偶(LIO,/LIO)与前述全局输入出线对偶(GIO,/GIO)之间,前述传输闸包含有P型MOS电晶体(113),前述P型MOS电晶体(113),具有,源极或是汲极之一方(134),与前述局部输入出线对偶(LIO,/LIO)之一方相连接;源极或是汲极之另一方(135),与前述全局输入出线对偶(GIO,/GIO)之一方相连接;闸极(133),接受对应前述局部输入出线对偶(LIO,/LIO)与前述全局输入出线对偶(GIO,/GIO)的选择信号(SB);以及闸极正下方的区域(132),施加有前述第一内部电源电压(Vcc1)。15.如申请专利范围第10项之半导体集体电路装置,更具备有:复数条字线(WL),被配置在前述列上;复数条位元线对偶(BL,/BL),被配置在前述行上;局部输入出线对偶(LIO);复数个行选择闸(33al1至33an2, 33bl1至33bn2),对应前述复数条位元线对偶(BL,/BL)而设,且连接在各别对应之位元线对偶(BL,/BL)与前述局部输入出线对偶(LIO)之间;全局输入出线对偶(GIO);以及传输闸(34),连接于前述局部输入出线对偶(LIO)与前述全局输入出线对偶(GIO)之间,前述传输闸包含有P型MOS电晶体(13),前述P型MOS电晶体(113),具有,源极或是汲极之一方(134),与前述局部输入出线对偶(LIO,/LIO)之一方相连接;源极或是汲极之另一方(135),与前述全局输入出线对偶(GIO,/GIO)之一方相连接;闸极(133),接受对应前述局部输入出线对偶(LIO,/LIO)与前述全局输入出线对偶(GIO,/GIO)的选择信号(SB);以及闸极正下方的区域(132),施加有前述第一内部电源电压(Vcc1)。图式简单说明:第一图显示本发明实施形态1之系统LSI之整体构成的方块图。第二图详示第一图所示之记忆胞阵列、放大器、写入驱动器、G-I/O线预充电电路及感测放大器之构成方块图。第三图显示第二图所示之感测放大器之具体构成电路图。第四图显示第二图所示之写入驱动器之具体构成电路图。第五图说明本发明实施形态1之系统LSI之动作用的时序图。第六图显示本发明实施形态1之DRAM之供给电源系统的方块图。第七图显示第二图所示之全局输入出线预充电电路之另一构成例的电路图。第八图显示本发明实施形态2之系统LSI中之DRAM内部之供给电源系统的方块图。第九图显示本发明实施形态3之系统LSI中之DRAM内部之供给电源系统的方块图。第十图显示本发明实施形态4之系统LSI中之DRAM内部之供给电源系统的方块图。第十一图显示本发明实施形态5之系统LSI中之DRAM内部之供给电源系统的方块图。第十二图显示本发明实施形态6之系统LSI中之DRAM内部之供给电源系统的方块图。第十三图显示本发明实施形态7之系统LSI中之DRAM内部之供给电源系统的方块图。第十四图显示本发明实施形态8之系统LSI中之DRAM内部之供给电源系统的方块图。第十五图显示本发明实施形态9之系统LSI中之DRAM内部之供给电源系统的方块图。第十六图显示本发明实施形态10之系统LSI中之记忆胞阵列、放大器、写入驱动器、I/O线预充电电路及感测放大器之构成的方块图。第十七图显示本发明实施形态10之系统LSI中之DRAM内部之供给电源系统的方块图。第十八图显示本发明实施形态11之系统LSI中之DRAM内部之供给电源系统的方块图。第十九图显示本发明实施形态12之系统LSI中之整体构成的方块图。第二十图显示实施形态13之DRAM之写入驱动器23的电路构成图。第二十一图显示实施形态13之DRAM之传输闸34的构成图。第二十二图为说明包含于传输闸34内之P型电晶体113中之问题点用的概念图。第二十三图显示包含于实施形态13之DRAM中之写入驱动器23内之P型电晶体58.59之构成的概念图。第二十四图显示实施形态13之DRAM供给电源系统的方块图。第二十五图显示实施形态14之DRAM供给电源系统的方块图。第二十六图显示实施形态14之另一例之DRAM之供给电源系统的方块图。第二十七图显示习知DRAM之内部供给电源系统之一例的方块图。第二十八图显示阶层I/O线构造之DRAM500的整体构成图。第二十九图为详细显示DRAM500之记忆垫501的构成图。第三十图说明DRAM500中之行选择与资料传递的概略图。第三十一图显示传输闸520之构成图。第三十二图显示多位元方式DRAM600之构成图概略图。第三十三图说明DRAM600中之I/O线与感测放大器连接用的概略图。 |
