| 主权项 |
1.一种半导体积体电路装置,系具有:形成于半导体基板主面上之记忆格选择用之第1MISFET及周边电路用之第2MISFET;形成于上述第1MISFET之一方之源、汲极领域上之第1绝缘膜上的多晶矽塞柱;及介由开设于上述第1绝缘膜上之第2绝缘膜上之第1连接孔电连接于上述多晶矽塞柱的上述第2绝缘膜上之位元线;其特征为:在上述位元线与多晶矽塞柱之间,形成有由Ti,W或Co之中选择之元素之矽化物膜且含有杂质者,或不含杂质之矽化钴膜,上述杂质系由N(氮),O(氧),C(碳),或Ge(锗)之中选择之任一或复数之元素。2.如申请专利范围第1项之半导体积体电路装置,其中上述杂质之含有量为1原子%-13原子%之范围。3.如申请专利范围第2项之半导体积体电路装置,其中上述杂质为N,该N之含有量为1原子%-3原子%之范围内。4.如申请专利范围第1项之半导体积体电路装置,其中上述位元线之线幅为上述第1连接孔之口径以下。5.一种半导体积体电路装置,系具有:形成于半导体基板主面上之记忆格选择用之第1MISFET;形成于上述第1MISFET之一方之源、汲极领域上之第1绝缘膜上的多晶矽塞柱;及形成于上述第1绝缘膜上之第2绝缘膜上的位元线;其特征为:在上述第2绝缘膜开设有第1连接孔,上述位元线与多晶矽塞柱系介由形成于上述第1连接孔内之第1塞柱连接。6.如申请专利范围第5项之半导体积体电路装置,其中上述第1及第2绝缘膜之表面,至少在上述第1MISFET之形成领域被平坦化,上述第1塞柱之表面与上述第2绝缘膜之表面系形成于同一平面。7.如申请专利范围第5项之半导体积体电路装置,其中上述位元线之膜厚为上述第1连接孔之口径之2分之1以下。8.如申请专利范围第5项之半导体积体电路装置,其中上述位元线之线幅为上述第1连接孔之口径以下。9.如申请专利范围第5项之半导体积体电路装置,其中上述位元线,系由对上述第1塞柱可选择性蚀刻之材料构成。10.如申请专利范围第5项之半导体积体电路装置,其中上述位元线系由W或Mo之单层膜形成,上述第1塞柱,系由含氮化钛及w之积层膜,或氮化钛或氮化钨形成。11.如申请专利范围第5项之半导体积体电路装置,其中另具有形成于上述半导体基板主面之周边电路之第2MISFET,及形成于上述第2绝缘膜上的周边电路之第1层配线;在上述第1及第2绝缘膜开设有第2连接孔,上述第1层配线,与上述第2MISFET之源、汲极领域,系介由形成于上述第2连接孔内之第2塞柱连接,上述第2塞柱,系与上述第1塞柱由同一材料构成,上述第1层配线系与上述位元线由同一材料构成。12.如申请专利范围第11项之半导体积体电路装置,其中上述第1及第2绝缘膜表面,在上述半导体基板之全面范围内被平坦化,上述第1及第2塞柱之表面与上述第2绝缘膜之表面系形成于同一平面。13.如申请专利范围第11项之半导体积体电路装置,其中上述位元线及第1层配线系由W及Mo之单层膜形成,上述第1及第2塞柱,系由含有氮化钛膜及W膜之积层膜,或氮化钛或氮化钨形成。14.如申请专利范围第5项之半导体积体电路装置,其中在上述第1塞柱与多晶矽塞柱之连接领域,形成有由Ti,W或Co之中选择之元素之矽化物膜且含有杂质者,或不含杂质之矽化钴膜,上述杂质系由N(氮),O(氧),C(碳),或Ge(锗)之中选择之任一或复数之元素。15.如申请专利范围第14项之半导体积体电路装置,其中上述杂质为N,该N之含有量为1原子%-3原子%之范围内。16.如申请专利范围第11项之半导体积体电路装置,其中在上述第1塞柱与多晶矽塞柱之连接领域,形成有由Ti,W或Co之中选择之元素之矽化物膜,上述矽化物膜之膜厚为15-30nm。17.如申请专利范围第16项之半导体积体电路装置,其中上述第2MISFET含有p通道型MISF-ET,上述p通道型MISFET之源、汲极之表面领域上形成之矽化物膜之膜厚为15-30nm。18.一种半导体积体电路装置,系具有:形成于半导体基板主面上之记忆格选择用之第1MISFET;形成于上述第1MISFET之一方之源、汲极领域上之第1绝缘膜上的多晶矽塞柱;形成于上述第1绝缘膜上的第2绝缘膜;及介由开设于上述第2绝缘膜上之第1连接孔连接于上述多晶矽塞柱的位元线;其特征为:上述位元线之厚度L1,第2绝缘膜之厚度加上位元线之厚度L1而成之距离L2,及第1连接孔之口径D之间,具有L1(1+OVE)<L2,及L1>D/2之关系(其中,OVE为位元线图型化时之过蚀刻量)。19.如申请专利范围第18项之半导体积体电路装置,其中上述位元线之线幅为上述第1连接孔之口径以下。20.一种半导体积体电路装置,系包含有:记忆格选择用之第1MISFET于半导体基板主面上以阵列状配列之记忆格领域;形成于上述记忆格领域之周边的直接周边电路领域;及形成于上述直接周边电路领域之周边的间接周边电路领域;具有第2连接孔用以连接上述直接或间接周边电路领域之上述半导体基板主面及第1层配线;其特征为:上述第2连接孔之口径,于上述直接或间接周边电路领域为同一。21.如申请专利范围第20项之半导体积体电路装置,其中上述第2连接孔之纵横比,在上述记忆格领域,直接周边电路领域及间接周边电路领域为同一。22.一种半导体积体电路装置,系具有:形成于半导体基板主面上之记忆格选择用之第1MISFET及周边电路用之第2MISFET;形成于上述第1MISFET之一方之源、汲极领域上之第1绝缘膜上的多晶矽塞柱;介由开设于上述第1绝缘膜上之第2绝缘膜上之第1连接孔电连接于上述多晶矽塞柱的上述第2绝缘膜上之位元线;及介由上述第1及第2绝缘膜之第2连接孔电连接于上述第2MISFET之源、汲极领域的第2绝缘膜上之第1层配线;其特征为:在上述位元线与多晶矽塞柱之连接领域,上述第1层配线与上述第2MISFET之源、汲极领域形成有由Ti,W或Co之中选择之元素之矽化物膜,上述矽化物膜之膜厚为15-30nm。23.如申请专利范围第22项之半导体积体电路装置,其中上述第2MISFET含有p通道型MISFET,上述第1层配线与上述p通道型MISF-ET之源、汲极领域之连接领域上形成之矽化物膜之膜厚为15-30nm。24.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板主面,形成记忆格选择用之第1MISFET,形成覆盖上述第1MISFET之第1绝缘膜后,于上述第1绝缘膜,形成使上述第1MISFET之至少一方之源、汲极领域露出之开口的工程;(b)在上述半导体基板全面,沈积埋入上述第1绝缘膜之开口的多晶矽膜,除去上述第1绝缘膜上之上述多晶矽膜以形成电连接上述第1MISFET之源、汲极领域之多晶矽塞柱的工程;(c)在上述第1绝缘膜上,于上述多晶矽塞柱上形成具第1连接孔的工程;(d)在上述第1连接孔之底部及第2绝缘膜上,沈积含有由N,O,C,及Ge之中选择之任一或复数杂质之金属膜,以Ti,W或Co之任一为主成分者,或不含上述杂质之任一之Co膜的工程;(e)在上述金属膜或Co膜上沈积第1导电膜以埋入上述第1连接孔的工程;及(f)对上述金属膜或Co膜及上述第1导电膜进行蚀刻俾形成位元线的工程。25.如申请专利范围第24项之半导体积体电路装置之制造方法,其中另具有对上述金属膜或Co膜施予热处理的工程;藉上述热处理,在上述金属膜或Co膜与上述多晶矽塞柱之连接领域形成之矽化物膜,系作为上述蚀刻工程中之阻蚀层之功能。26.如申请专利范围第24项之半导体积体电路装置之制造方法,其中上述位元线图型之图型宽为上述第1连接孔之口径以下。27.如申请专利范围第24项之半导体积体电路装置之制造方法,其中上述金属膜之上述杂质之含有量为1原子%-13原子%之范围。28.如申请专利范围第27项之半导体积体电路装置之制造方法,其中上述杂质为N,上述金属膜之上述杂质之含有量为1原子%-3原子%之范围。29.如申请专利范围第24项之半导体积体电路装置之制造方法,其中上述第1导电膜为氮化钛及W之积层膜。30.如申请专利范围第24项之半导体积体电路装置之制造方法,其中以和上述第1MISFET同一工程形成周边电路用之第2MISFET;以和上述第1连接孔之形成为同一工程,形成电连接上述第2MISFET之源、汲极领域之第2连接孔;以和上述位元线之形成为同一工程,形成周边电路之第1层配线。31.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板主面,形成记忆格选择用之第1MISFET,形成覆盖上述第1MISFET之第1绝缘膜后,于上述第1绝缘膜形成使上述第1MISFET之至少一方之源、汲极领域露出之开口的工程;(b)沈积埋入上述第1绝缘膜之开口的多晶矽膜,除去上述第1绝缘膜上之上述多晶矽膜以形成电连接上述第1MISFET之源、汲极领域之多晶矽塞柱的工程;(c)在上述第1绝缘膜上形成第2绝缘膜,于上述第2绝缘膜,形成使上述多晶矽塞柱露出之第1连接孔的工程;(d)沈积埋入上述第1连接孔之第1导电膜,除去上述第2绝缘膜上之上述第1导电膜,于上述第1连接孔内形成由上述第1导电膜形成之第1塞柱的工程;(e)于上述第1塞柱及第2绝缘膜上沈积第2导电膜的工程;及(f)对上述第2导电膜进行图型化以形成位元线的工程。32.如申请专利范围第31项之半导体积体电路装置之制造方法,其中在上述第1绝缘膜形成开口之工程之前,上述第1绝缘膜藉由CMP法被平坦化,上述第1塞柱系藉上述第1导电膜之CMP法研磨而形成。33.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述第2导电膜之膜厚为上述第1连接孔之口径之2分之1以下。34.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述位元线之线幅为上述第1连接孔之口径以下。35.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述第2导电膜为相对上述第1塞柱具蚀刻选择比之材料。36.如申请专利范围第31项之半导体积体电路装置之制造方法,其中上述第1导电膜为含氮化钛膜及W膜之积层膜,或由氮化钛或氮化钨形成之单层膜,上述第2导电膜为W或Mo形成之单层膜。37.如申请专利范围第31项之半导体积体电路装置之制造方法,其中以和上述第1MISFET同一工程形成周边电路领域之第2MISFET,形成连接上述第2MISFET之源、汲极领域之第2连接孔;和上述第1塞柱形成之同时,于上述第2连接孔内形成由上述第1导电膜构成之第2塞柱;在上述位元线形成之同时,形成由上述第2导电膜构成之周边电路之第1层配线。38.如申请专利范围第37项之半导体积体电路装置之制造方法,其中具有在上述第1及第2塞柱形成前,在上述第1及第2连接孔之底部及第2绝缘膜上,沈积含有浓度为1原子%-13原子%范围之由N,O,C及Ge之中选择之任一或多数之杂质的金属膜,该金属膜以Ti,W或Co之任一为主成份者,或沈积未含上述杂质之任一之Co膜,施予热处理的工程。39.如申请专利范围第37项之半导体积体电路装置之制造方法,其中具有:在上述第1及第2塞柱形成之前,在上述第1及第2连接孔之底部及第2绝缘膜上,沈积膜厚为10-20nm范围之以Ti,W或Co之任一为主成分之金属膜,并施予热处埋之工程;或沈积膜厚为15-30nm范围之Ti,W,或Co之矽化物膜的工程;或沈积以Ti,W,或Co之任一为主成分之金属膜,再以较上述金属膜为薄之膜厚沈积矽膜,并施予热处理的工程;或沈积以Ti,W,或Co之任一为主成分之金属膜,在氢化矽气体环境下对上述金属膜施予退火之工程,之中之任一工程。40.如申请专利范围第39项之半导体积体电路装置之制造方法,其中上述金属膜之热处理工程之后,藉蚀刻除去未反应之Ti,W,或Co。41.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板主面形成MISFET,形成覆盖上述MISFET之绝缘膜的工程;(b)在上述绝缘膜形成使上述MISFET之源、汲极领域露出之连接孔的工程;及(c)沈积埋入上述连接孔之导电膜,蚀刻上述导电膜以形成配线的工程;其特征为另具有:在上述导电膜形成之前,在上述连接孔之底部及绝缘膜上,沈积膜厚为10-20nm范围之以Ti,W或Co之任一为主成分之金属膜,并施予热处理之工程;或沈积膜厚为15-30nm范围之Ti,W,或Co之矽化物膜的工程;或沈积以Ti,W,或Co之任一为主成分之金属膜,再以较上述金属膜为薄之膜厚沈积矽膜,并施予热处理的工程;或沈积以Ti,W,或Co之任一为主成分之金属膜,在氢化矽气体环境下对上述金属膜施予热处理之工程,之中之任一工程。42.如申请专利范围第41项之半导体积体电路装置之制造方法,其中上述金属膜之热处理工程之后,藉蚀刻选择性地除去未反应之Ti,W,或Co。43.如申请专利范围第41项之半导体积体电路装置之制造方法,其中上述导电膜为氮化钛及W之积层膜,或Ti,氮化钛及W之3层积层膜之任一。44.一种半导体积体电路装置之制造方法,系具有:(a)在半导体基板之主面形成MISFET之工程;(b)至少在覆盖上述MISFET之源、汲极之领域上,沈积膜厚10-20nm范围之以Ti,W,或Co中之任一为主成分之金属膜的工程;(c)对上述金属膜施予热处理,俾于与矽之接触部形成矽化物膜的工程;(d)藉蚀刻选择性除去上述热处理工程中未反应之Ti,W或Cc的工程;(e)形成覆盖上述MISFET之绝缘膜的工程;(f)在上述绝缘膜形成使上述MISFET之源、汲极领域露出之连接孔的工程;及(g)沈积埋入上述连接孔之导电膜,对上述导电膜施予蚀刻以形成配线的工程。45.如申请专利范围第44项之半导体积体电路装置之制造方法,其中上述导电膜为氮化钛及W之积层膜,或Ti,氮化钛及W之3层积层膜中之任一。图式简单说明:第一图:形成有本发明实施形态1之DRAM之半导体晶片全体之一例之平面图。第二图:实施形态1之DRAM之等效电路图。第三图:第一图之一部分之扩大平面图。第四图:第三图之IV-IV线断面图。第五图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第六图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第七图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第八图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第九图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十一图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十二图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十三图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十四图:实施形态1之DRAM之制造方法之一例之工程顺序之扩大断面图。第十四图(a)为第十三图阶段之第三图之XIV-XIV线断面图,第十四图(b)为图型化时形成位元线后之XIV-XIV线断面图。第十五图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十六图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十七图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十八图:实施形态1之DRAM之制造方法之一例之工程顺序之断面图。第十九图:本发明人检讨之实验结果之图,相对于N含有量之接触电阻値之变化图,第十九图(a)为n形基板之场合,第十九图(b)为p形基板之场合。第二十图:本发明人检讨之实验结果之图,相对于N含有量之漏电流値之变化图,第二十图(a)为n形基板之场合,第二十图(b)为p形基板之场合。第二十一图:实施形态2之DRAM之制造方法之一例之扩大断面图。第二十二图:实施形态2之DRAM之制造方法之一例之扩大断面图。第二十三图:实施形态2之DRAM之制造方法之一例之扩大断面图。第二十四图:实施形态2之DRAM之制造方法之一例之扩大断面图。第二十五图:实施形态3之DRAM之制造方法之一例之扩大断面图。第二十六图:实施形态3之DRAM之制造方法之一例之扩大断面图。第二十七图:实施形态3之DRAM之制造方法之一例之扩大断面图。第二十八图:实施形态3之DRAM之制造方法之一例之扩大断面图。第二十九图:实施形态4之DRAM之制造方法之一例之断面图。第三十图:实施形态4之DRAM之制造方法之一例之断面图。第三十一图:实施形态4之DRAM之制造方法之一例之断面图。第三十二图:实施形态5之半导体积体电路装置之一例,第三十二图a为间接周边电路之一部之平面图,第三十二图b为其等效电路图。第三十三图:实施形态6之DRAM之制造方法之一例之扩大断面图。第三十四图:实施形态6之DRAM之制造方法之一例之扩大断面图。第三十五图:实施形态6之DRAM之制造方法之一例之扩大断面图。第三十六图:实施形态6之DRAM之制造方法之一例之扩大断面图。第三十七图:接触电阻与连接孔之底部之矽化钛膜之膜厚间之关系图,第三十七图(a)为n型之场合,第三十七图(b)为p型之场合。第三十八图:实施形态7之DRAM之制造方法之一例之扩大断面图。第三十九图:实施形态7之DRAM之制造方法之一例之扩大断面图。第四十图:实施形态7之DRAM之制造方法之一例之扩大断面图。第四十一图:实施形态7之DRAM之制造方法之一例之扩大断面图。第四十二图:实施形态8之DRAM之制造方法之一例之扩大断面图。第四十三图:实施形态9之DRAM之制造方法之一例之扩大断面图。第四十四图:实施形态9之DRAM之制造方法之一例之扩大断面图。第四十五图:实施形态9之DRAM之制造方法之一例之扩大断面图。第四十六图:实施形态10之DRAM之制造方法之一例之断面图。第四十七图:实施形态10之DRAM之制造方法之一例之断面图。第四十八图:本发明之一例之平面图。 |
