| 主权项 |
1.一种含多晶二极体之半导体记忆体装置,具备有:具有主表面的半导体基板7;设于前述半导体基板7的前述主表面的元件分离氧化膜12;设置于前述分离氧化膜12且具有P型层和N型层的多晶二极体元件2;以能覆盖前述多晶二极体元件2的方式设置于前述半导体基板的表面的层间绝缘膜14;设置于前述层间绝缘膜14中,且使前述P型层露出的第1接触孔15和使前述型层露出的第2接触孔16;设置于前述第1接触孔内15内,且连接于前述P型层的第1电阻元件17;设置于前述第2接触孔16内,且连接于前述N型层的第2电阻元件18;中介前述第1电阻元件17而连接于前述P型层的第1配线层19;以及中介前述第2电阻元件18而连接于前述N型层的第2配线层19。2.如申请专利范围第1项之合多晶二极体之半导体记忆体装置,其中,包含形成于前述半导体基板7上且具有多晶矽的浮动闸6之不挥发性半导体记忆元件8,而前述多晶二极体元件2系为和浮动闸6相同材料所形成者。3.如申请专利范围第1项之含多晶二极体之半导体记忆体装置,其中,前述第1电阻元件17及第2电阻元件18系为由阻障金属(Barrier metal)及/或钨栓(tungsten plug)所形成。4.如申请专利范围第1项之含多晶二极体之半导体记忆体装置,其中,前述型层系为由连接于前述P型层的N+型层和连接于该N+型层的N++型层所构成。5.如申请专利范围第1项之含多晶二极体之半导体记忆体装置,其中,前述多晶二极体元件2是作为电荷泵(chargepump)型昇压电路的一部份而组装。6.如申请专利范围第1项之含多晶二极体之半导体记忆体装置,其中,具备至少能覆盖前述多晶二极体元件2上部之保护膜22。7.如申请专利范围第1项之含多晶二极体之半导体记忆体装置,其中,前述多晶二极体元件2系非掺杂多晶矽所形成者。8.一种含多晶二极体之半导体记忆体装置,系具备半导体基板7和形于前述半导体基板上的不挥发性半导体记忆元件8.和多晶二极体元件2等,前述不挥发性半导体记忆体元件8系具备:(A)形成于前述半导体基板7上的N型多晶矽的浮动闸6;(B)设置于前述浮动闸6之上,且由氧化膜和氮化膜的多层膜所构成的间聚物绝缘膜11;以及(C)含有设置于前述间聚物绝缘膜11上,其下层是N型多晶矽,其上层是矽化金属的控制闸5;前述多晶二极体元件2具备:(a)设置于前述半导体基板7表面的元件分离氧化膜12;(b)设置于前述元件分离氧化膜12上,且具有P型层和N型层的PN接合用多晶矽层;(c)设置于前述半导体基板7之上,俾能覆盖前述PN接合用多晶矽层13的层间绝缘膜14;(d)设置于前述层间绝缘膜14中,使前述P型层露出的第1接触孔15和使前述N型层露出的第2接触孔15;(e)设置于前述第1接触孔15内,并连接于前述P型层的由阻障金属及/或钨栓所构成的第1电阻元件17;(f)设置于前述第2接触孔16内,并连接于前述N型层的由阻障金属及/或钨栓所构成的第2电阻元件18;(g)中介前述第1电阻元件17而连接于前述P型层的第1配线层19;以及(h)中介前述第2电阻元件18而连接于前述N型层的第2配线层19。9.一种含多晶二极体之半导体记忆体装置之制造方法,该半导体装置具有周边电路用PMOS电晶体和多晶二极体元件,具备:形成元件分离氧化膜12于半导体基板7表面的工程;于前述元件分离氧化膜12上形成作为前述多晶二极体元件母体的多晶矽层21的工程;为形成前述PMOS电晶体的源极/汲极区域而行P+离子植入的同时,亦植入该P+离子于前述多晶矽层21,并据此而形成前述多晶二极体元件的P型层的工程;形成前述多晶二极体元件2的N型层的工程;以及形成前述PMOS电晶体于前述半导体基板7上的工程。图式简单说明:第一图A及第一图B说明适用本发明之不挥发性半导体记忆体装置之一的分隔位元线反或闸(Divided-bit line NOR,简称DINOR)型快闪记忆体(Flash Memory)的记忆胞之写入/消除动作图。第二图为关于不挥发性半导体记忆体装置实施形态之剖视图。第三图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第1工程阶段的半导体装置剖视图。第四图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第2工程阶段的半导体装置剖视图。第五图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第3工程阶段的半导体装置剖视图。第六图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第4工程阶段的半导体装置剖视图。第七图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第5工程阶段的半导体装置剖视图。第八图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第6工程阶段的半导体装置剖视图。第九图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第7工程阶段的半导体装置剖视图。第十图为关于不挥发性半导体记忆体装置实施形态之制造方法工序的第8工程阶段的半导体装置剖视图。第十一图为关于多晶二极体元件实施例1的剖视图。第十二图为关于多晶二极体元件实施例2的剖视图。第十三图A、第十三图B表示关于多晶二极体元件实施例2之制造方法的半导体装置剖视图。第十四图为关于多晶二极体元件实施例3的剖视图。第十五图为关于多晶二极体元件实施例3的制造方法中主要工程阶段的半导体装置剖视图。第十六图为关于多晶二极体元件实施例4的剖视图。第十七图为关于多晶二极体元件实施例5的剖视图。第十八图为关于多晶二极体元件实施例5的制造方法工序中第1工程阶段的半导体装置剖视图。第十九图为关于多晶二极体元件实施例5的制造方法工划中第2工程阶段的半导体装置剖视图。第二十图为关于多晶二极体元件实施例1至5之变形例之制造方法中主要工程阶段的半导体装置剖视图。第二十一图为关于多晶二极体元件实施例6的剖视图。第二十二图为关于实施例1至6之多晶二极体元件之等値电路图。第二十三图表示在实施例1至6所取得之多晶二极体元件之特性图。第二十四图表示在实施例1至6所取得之多晶二极体元件之特性图。第二十五图表示实施例7之多晶二极体元件之俯视图和沿A-A线剖视图。第二十六图表示实施例8之多晶二极体元件之俯视图和沿A-A线剖视图。第二十七图表示实施例9之多晶二极体元件之俯视图和沿A-A线剖视图。第二十八图表示实施例10之多晶二极体元件之俯视图和沿A-A线剖视图。第二十九图表示实施例11之多晶二极体元件之俯视图、沿A-A线剖视图、和沿B-B线剖视图。第三十图表示实施例12之多晶二极体元件之俯视图和沿A-A线剖视图。第三十一图A、第三十一图B表示多晶二极体元件实施例12之制造方法工序中第1工程阶段的半导体装置剖视图。第三十二图表示多晶二极体元件实施例12之制造方法工序中第2工程阶段的半导体装置剖视图。第三十三图表示多晶二极体元件实施例12之制造方法工序中第3工程阶段的半导体装置剖视图。第三十四图表示多晶二极体元件实施例12之制造方法工序中第4工程阶段的半导体装置剖视图。第三十五图表示实施13之多晶二极体元件之俯视图和沿A-A线剖视图。第三十六图表示实施14之多晶二极体元件之俯视和沿A-A线剖视图。第三十七图表示实施15之多晶二极体元件之俯视图和沿A-A线剖视图。第三十八图表示习知多晶二极体元件之剖视图。 |
