| 主权项 |
1.一种降低低介电常数材料之研磨去除速率的方法,包括下列步骤:沈积一低介电常数材料于一半导体基底上而形成一介电层;以及施行一NH3电浆或N2电浆或Ar电浆处理程序,以增加该介电层之致密化程度而降低其研磨去除速率。2.如申请专利范围第1项所述之方法,其中该低介电常数材料系择自下列所组成之族群:HSQ(hydrogensilsesquioxane)、MSQ(methyl silsesquioxane)、H-PSSQ(hydriopolysilsesquioxane)、M-PSSQ(methyl polysilsesquioxane)、P-PSSQ(phenyl polysilsesquioxane)、FLARE、SILK、Xerogel、Nanoglass、及PAE-2。3.如申请专利范围第2项所述之方法,其中该低介电常数材料系以化学气相沈积法或旋涂方式沈积在基底上。4.如申请专利范围第1项所述之方法,其中该低介电常数材料为HSQ(hydrogensilsesquioxane)。5.如申请专利范围第1项所述之方法,其中该电浆处理程序系以电浆化学气相沈积法或高密度电浆化学气相沈积法施行。6.申请专利范围第1项所述之方法,其中该电浆处理程序系以高密度电浆化学气相沈积法之N2电浆施行。7.一种以低介电常数材料为金属间介电层之镶嵌式铜制程,包括下列步骤:沈积一低介电常数材料于一半导体基底上形成一介电层;施行一NH3电浆或N2电浆或Ar电浆处理程序,以增加该介电层之致密化程度而降低其后续之研磨去除速率;定义一开口于该介电层中;沈积一铜金属层于该介电层上,并填满上述开口;以及以化学机械研磨法去除该开口以外之铜金属层;其中上述电浆处理程序降低该介电层之研磨去除速率,而提高该研磨程序之选择率。8.如申请专利范围第7项所述之制程,其中该低介电常数材料系择自下列所组成之族群:HSQ(hydrogen silsesquioxane)、MSQ(methyl silsesquioxane)、H-PSSQ(hydrio polysilsesquioxane)、M-PSSQ(methyl polysilsesquioxane)、P-PSSQ(phenylpolysilsesquioxane)、FLARE、SILK、Xerogel、Nanoglass、及PAE-2。9.如申请专利范围第8项所述之制程,其中该低介电常数材料系以化学气相沈积法或旋涂方式沈积在基底上。10.如申请专利范围第7项所述之制程,其中该低介电常数材料为HSQ(hydrogen silsesquioxane)。11.如申请专利范围第7项所述之制程,其中该电浆处理程序系以电装化学气相沈积法或高密度电浆化学气相沈积法施行。12.申请专利范围第7项所述之制程,其中该电浆处理程序系以高密度电浆化学气相沈积法之N2电浆施行。13.如申请专利范围第7项所述之制程,其中沈积该铜金属层之前更包括:于上述开口的底部与侧壁沈积一阻障层。14.如申请专利范围第13项所述之制程,其中该阻障层的材质系择自下列所组成之群组:氮化钛(TiN),钽(Ta),氮化钽(TaN),以及氮化钨(WN)。图式简单说明:第一图为一剖面图,用以说明习知中使用研磨保护层的镶嵌式铜制程。第二图A-第二图C为一系列剖面图,用以说明本发明一较佳实施例之镶嵌式铜制程。 |
