| 摘要 |
<p>L'invention concerne un circuit integré (100) qui comporte un circuit co-processeur (107) et un processeur central (104). Le circuit co-processeur (107) comprend des mémoires tampons de contexte (315) et des mémoires tampons de données (316). Le circuit co-processeur (107) reçoit et stocke l'un des paquets de communication dans l'une des mémoires tampons de données (314). Le circuit co-processeur (107) met en corrélation le paquet de communication unique avec l'un des différents descripteurs de canal. Le circuit co-processeur (107) associe la mémoire tampon de données unique avec l'une des mémoires tampons de contexte (315), retenant le descripteur de canal unique, afin de maintenir la corrélation entre le paquet de communication unique et le descripteur de canal unique. Le circuit co-processeur (107 détermine alors un ordre de traitement par priorité pour le paquet de communication en question, par rapport aux autres paquets de communication. Le processeur central (104) exécute un logiciel de traitement de paquets, qui dirige le processeur central (104), afin de traiter le paquet de communication unique dans la mémoire tampon unique, basée sur le descripteur de canal unique dans la mémoire tampon de contexte et basée sur l'ordre de traitement par priorité. Le circuit co-processeur (107) est configuré de manière fonctionner parallèlement au processeur central (104).</p> |
