| 主权项 |
1.一种半导体装置,其主要系一可将多値的资讯记忆在一个可电气式进行消去以及写入的不挥发性记忆单元内的半导体装置,其特征在于:包含:具有一对输出入端子的感测锁存电路,对应于感测锁存电路之各输出入端子而设的位元线,选择性地被连接到位元线,而可以电气式地进行消去以及写入的多个不挥发性记忆单元,被结合在各位元线的资料锁存电路,将上述资料锁存电路设成与外部之介面的输出入机构,以及针对上述记忆单元控制资料的读取,消去以及写入的控制机构,上述控制机构则将来自外部的写入资料保持在上述资料锁存电路,而根据被保持在资料锁存电路的多个写入资料,在每次进行写入动作时,会产生用来决定要将已选择连接到位元线的不挥发性记忆单元设成不同阈値电压中的其中那个状态的写入控制资讯,且将其锁存于上述感测锁存电路。2.如申请专利范围第1项之半导体装置,其中上述控制机构,是一在每次进行用来检测过写入的查证读取动作时,会演算上述资料锁存电路的锁存资料,来判定应该被设定在记忆单元的阈値电压是否为与被设为过写入检测对象的阈値电压呈对应的阈値电压,且将该判定结果锁存在上述感测锁存电路,当被锁存在感测锁存电路的判定结果资料意味着为上述对应的阈値电压时,则进行位元线预充电,根据位元线预充电状态是否会根据查证读取动作而变化来检测过写入者。3.如申请专利范围第2项之半导体装置,其中上述控制机构是一当检测出上述过写入时,会在再消失去后再执行写入者。4.一种半导体装置,其主要系一将在电气上可进行消去以及写入之不挥发性记忆单元控制成阈値电压不同的消去状态、第1写入状态、第2写入状态或第3写入状态,而可将4値的资讯记忆在1个记忆单元内的半导体装置,其特征在于:包含:具有一对输出入端子的感测锁存电路,对应于感测锁存电路之各输出入端子而设的位元线,选择性地被连接到位元线,而可以电气式地进行消去以及写入的多个不挥发性记忆单元,被结合在各位元线的资料锁存电路,将上述资料锁存电路以及感测锁存电路设成为与外部之介面的输出入机构,以及针对上述记忆单元控制资料的读取,消去以及写入的控制机构,上述控制机构则将来自外部的写入资料保持在上述资料锁存电路,将由被连接到共用感测锁存电路之一对位元线的2个资料锁存电路所保持的2位元的写入资料设为单位,而演算用来决定要将已选择连接到位元线的不挥发性记忆单元设成第1写入状态、第2写入状态或第3写入状态的何种状态的写入控制资讯,在每次进行写入动作时,会将其锁在上述感测锁存电路,而根据被锁存的写入控制资讯来控制上述第1至第3写入状态。5.如申请专利范围第4项之半导体装置,其中上述控制机构,当上述感测锁存电路已经将以记忆单元选择连接位元侧的输出资料设为第1逻辑値的写入控制资讯予以锁存时,则会命令被连接到设作该第1逻辑値之位元线的记忆单元进行写入动作,上述控制机构对上述写入控制资讯的演算,则是一针对在共用感测锁存电路之其中一个记忆单元选择连接位元线侧的资料锁存电路中所锁存的第1写入资料位元与在另一个记忆单元不选择连接位元线侧的资料锁存电路中所谓存的第2写入资料位元,根据基于资料储存电路的锁存资料之位元线预充电动作与感测锁存电路的感测动作,来演算上述第1写入资料位元的逻辑反转资料与上述第2写入资料位元的逻辑和、上述第1写入资料位元与上述第2写入资料位元的逻辑和、以及上述第1写入资料位元与上述第2写入资料位元之逻辑反转资料的逻辑和之动作,上述控制机构,是一在每次进行写入动作时,会将根据上述演算依序所得到的逻辑和锁存在上述感测锁存电路内,而命令所锁存的逻辑和成为第1逻辑値的记忆单元选择连接位元线的记忆单元进行写入动作者。6.如申请专利范围第4项或第5项之半导体装置,上述控制机构,其中是一在每次进行用来检测过写入的查证读取动作时,会演算上述资料锁存电路的锁存资料,来判定应该被设定在记忆单元的阈値电压是否为与被设为过写入检测对象的阈値电压呈对应的阈値电压,且将该判定结果锁存在上述感测锁存电路,当被锁存在感测锁存电路的判定结果资料意味着为上述对应的阈値电压时,则进行位元线预充电,根据位元线预充电状态是否会根据查证读取动作而变化来检测过写入者,上述控制机构对上述写入控制资讯的演算,则是一针对在共同感测锁存电路之其中一个记忆单元选择连接位元线侧的资料锁存电路中所锁存的第1写入资料位元与在另一个记忆单元不选择连接位元线侧的资料锁存电路中所锁存的第2写入资料位元,根据基于资料锁存电路的锁存资料之位元线预充电动作与感测锁存电路的感测动作,来演算上述第1写入资料位元与上述第2写入资料位元的负逻辑和、上述第1写入资料位元与上述第2写入资料位元之逻辑反转资料的逻辑积、以及上述第1写入资料位元与上述第2写入资料位元的逻辑积之动作,上述控制机构,是一在每次进行过写入检测动作时,会将根据上述演算依序所得到的负逻辑和以及逻辑积锁存在上述感测锁存电路内,上述感测锁存电路,当将以记忆单元选择连接位元侧的输出资料作为第2逻辑値的判定结果资料予以锁存时,会经由上述预充电电路,命令该记忆单元选择连接位元线进行预充电动作。7.如申请专利范围第6项之半导体装置,其中上述控制电路是一在结束写入动作的异常现象,当接受到再尝试写入指令时,会控制将已经由资料锁存电路所保持的写入资料写入到随着该指令所供给之位址上者。8.如申请专利范围第6项之半导体装置,其中上述控制电路是一在结束写入动作的异常后,当接受到恢复读取指令时,会经由上述输出入机构,将由资料锁存电路所保持的写入资料输出到外部。9.如申请专利范围第6项之半导体装置,其中上述控制电路,是一当被供给第1更写指令时,除了会读取更写位址外,也会将写入资料取入到资料锁存电路内,在被供给第2更写指令后,会对由上述更写位址所指定的领域进行消去,接着则根据被保持在资料锁存电路的资料来控制写入动作者。10.如申请专利范围第6项之半导体装置,其中上述控制机构,是一当被供给第1更写指令时,会读入更写位址,且使所读入的位址的资料退避到资料锁存电路内,在退避后,会在更写位址的范围内指定更写位址,且将写入资料取入资料锁存电路,在被供给第2更写指令后,则消去由上述更写位址所指定的领域,接着,则根据在由上述更与位址所指定之领域的资料锁存电路内所保持的资料来控制写入动作者。11.如申请专利范围第6项之半导体装置,其中上述控制机构,是一当被供给部份消失第1指令是,会读入扇区位址,接着当被供给部分消去第2指令时,则除了使该一定领域的资料退避到与在由扇区位址所指定的领域中的一定领域呈对应的资料锁存电路外,也将用来指示消去状态的资料设定在与其他领域呈对应的资料锁存电路内,更者在消失去上述扇区位址所指定的领域后,根据由上述资料锁存电路所设定的资料来进行写入控制者。12.一种记忆卡,其特征在于:系由将第1项至第11项之任一项之半导体装置,用来控制对上述半导体装置之存取的记忆体控制器,以及被连接到记忆体控制器的外部介面电路安装在卡基板而构成者。13.一种资料处理系统,其特征在于:系由第1项至第11项之任一项之半导体装置,用来控制对上述半导体装置之存取的记忆体控制器、以及用来控制记忆体控制器的处理器所构成。14.一种资料处理系统,其特征在于:系由第7项之半导体装置、以及当检测出上述半导体装置的写入资料的异常结束时,会朝上述半导体装置输出再尝试写入指令与写入位址的控制装置所构成。15.一种资料处理系统,其特征在于:具有多个第8项之半导体装置,且更备有当检测出半导体装置的写入动作的异常结束时,除了会将恢复读取指令朝着与该结束异常相关的半导体装置输出外,也会读入由被供给了恢复读取指令的半导体装置所输出的写入资料,而控制将所读入的写入资料写入到其他的半导体装置的控制装置。图式简单说明:第一图系表示本发明之第1实施形态,可将2位元的资讯写入到1个记忆单元,且可以读取该资讯之快闪记忆体1的整体的方块图。第二图系表记忆单元电晶体之一例的装置说明图。第三图系表示快闪记忆体之指令的一例的说明图。第四图系表状态电晶体之各位元内容与输出入端子I/O0-I/O7之对应的一例的说明图。第五图系表在记忆体阵列中所含之资料储存电路、位元线以及感测锁存电路之连接关系的一例的说明图。第六图系表资料锁存电路与输出入端子I/O4,I/O0之对应关系之一例的说明图。第七图系表以阈値电压分布图来表示4个値的资料与阈値电压之关系的说明图。第八图系表扇区一次消去与写入之电压条件的一例的说明图。第九图系表举例表示在4値写入处理中之各种的写入状态的说明图。第十图系表以在快闪记忆体中的感测锁存电路以及资料锁存电路为中心之构成的一例的电路图。第十一图系表AND型记忆垫的一例的电路图。第十二图系表NOR型记忆垫的一例的电路图。第十三图系DiNOR型记忆垫的一例的电路图。第十四图系NAND型记忆垫的一例的电路图。第十五图系HiCR型记忆垫的一例的电路图。第十六图系表根据第1指令(1FH)以及第2指令(40H)所指定之写入动作的一例的流程图。第十七图系表“01"写入处理TS1的概略说明图。第十八图系表“00"写入处理TS2的概略说明图。第十九图系表“10"写入处理TS3的概略说明图。第二十图系表不规律(erratic)/干扰检测处理TS4的概略说明图。第二十一图系表逻辑地表示资料锁存处理之演算内容的一例的说明图。第二十二图系表当采用第二十一图的演算逻辑时之对资料位元A,B之逻辑値的演算结果的逻辑値的说明图。第二十三图系表“01"写入处理TS1之更详细的一例流程图。第二十四图系表“10"不规律的检测处理之详细的一例的流程图。第二十五图系表根据多感测方式之“01"写入资料锁存处理的一例的说明图。第二十六图系表根据多感测方式之“00"写入资料锁存处理的一例的说明图。第二十七图系表根据多感测方式之“10"写入资料锁存处理的一例的说明图。第二十八图系表根据多感测方式之“00"之不规律检测资料锁存处理的一例的说明图。第二十九图系表根据多感测方式之“10"之不规律检测资料锁存处理的一例的说明图。第三十图系表根据多感测方式之“11"干扰检测资料锁存处理的一例的说明图。第三十一图系表在写入动作时中之写入施加偏压处理S11之最初之动作详细内容的说明图。第三十二图系表在写入动作中之写入施加偏压处理S11之最后之动作之详细内容的说明图。第三十三图系表在VWV3查证处理中之位元线预充电动作之详细内容的说明图。第三十四图系表VWV3查证处理中之记忆体放电动作之详细内容的说明图。第三十五图系表在VWV3查证处理中之用于感测锁存之预充电动作之详细内容的说明图。第三十六图系表在VWV3查证处理中之感测锁存动作之详细内容的说明图。第三十七图系表在VWV3查证处理中之全(all)判定动作之详细内容的说明图。第三十八图系表上述写入资料锁存处理之动作程序(timing)之一例的程序图。第三十九图系表写入动作时序之一例的时序图。第四十图系表入查证之动作程序的时序图。第四十一图系表全判定动作时序之一例的时序图。第四十二图系表根据多电源方式之“01"写入资料锁存处理的说明图。第四十三图系表根据多电源方式之“00"写入资料锁存处理的说明图。第四十四图系表根据多电源方式之“10"写入资料锁存处理的说明图。第四十五图系表根据多电源方式之“00"不规律检测资料锁存处理之说明图。第四十六图系表根据多电源方式之“10"不规律检测资料锁存处理之说明图。第四十七图系表根据多电源方式之“11"干扰检测资料锁存处理的说明图。第四十八图系表根据多电源方式之“01"写入资料锁存处理的动作波形图。第四十九图系表根据多电源方式之“00"写入资料锁存处理的动作波形图。第五十图系表根据多电源方式之“10"写入资料锁存处理的动作波形图。第五十一图系表根据多电源方式之“00"不规律检测资料储存处理的动作波形图。第五十二图系表根据多电源方式之“10"不规律检测资料锁存处理的动作波形图。第五十三图系表根据多电源方式之“11"干扰检测资料锁存处理的动作波形图。第五十四图系表将快闪记忆体的各动作态样的各种电压条件综合表示的动作说明图。第五十五图系表再尝试写入功能之一例的流程图。第五十六图系表恢复(recovery)功能之一例的流程图。第五十七图系表在具有再尝试以及恢复功能之快闪记忆体中之内部动作的状态迁移图。第五十八图系表利用快闪记忆体之记忆卡的一例的方块图。第五十九图系表利用快闪记忆体之资料处理系统的一例的方块图。第六十图系表再尝试以及恢复功能的概念说明图。第六十一图系表根据更换指令来处理之一例的流程图。第六十二图系表根据用来针对扇区的一部份实现资料更写的更写指令来处理之一例的流程图。第六十三图系表根据用来针对扇区的一部份实现资料更写的更写指令来处理之一其他例的流程图。第六十四图系表部份消去功能之一例的流程图。第六十五图系表第六十四图之指定扇区之资料读取动作之前半段之详细内容的说明图。第六十六图系表第六十四图之指定扇区之资料读取动作之后半段的详细内容的说明图。第六十七图系表在指定扇区资料读取时所使用之字元线选择位准与阈値电压分布之关系的说明图。 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