| 主权项 |
1.一种具有行选择电路之半导体记忆器装置,各行选择电路用以选择一记忆器方块中至少两组之一组,并在该所选定组别之多个位元线间选择一预定之位元线,俾将所选择之位元线资料传输至资料输入/输出线,其中该行选择电路包含:多个第一选择部分,用以响应一组别选择信号以选出一预定组别,俾将该所选定组别之位元线连接至对应之第一资料线;多个第二选择部分,用以响应表示各位元线位址之各行选择信号,俾将该第一资料线连接至一第二资料线;及一第三选择部分,用以响应该组别选择信号,俾将该第二资料线连接至该资料输入/输出线,其中由该第二选择部分共用之该第二资料线,响应该行选择信号而被接到至少一条第一资料线。2.如申请专利范围第1项之具有行选择电路之半导体记忆器装置,其中行选择信号用之信号线是以平行于位元线之方向安排的。3.如申请专利范围第1项之具有行选择电路之半导体记忆器装置,其中该行选择信号为经解码以便最后选择该所选定组别位元线之信号。4.如申请专利范围第1项之具有行选择电路之半导体记忆器装置,其中该组别选择信号用之信号线是垂直于位元线安排的。5.如申请专利范围第1项之具有行选择电路之半导体记忆器装置,其中该资料输入/输出线为多个组别所共用,且接到至少一行选择电路之第三选择部分。6.如申请专利范围第1项之具有行选择电路之半导体记忆器装置,其中该第一、第二及第三选择部分为NMOS电晶体。7.如申请专利范围第6项之具有行选择电路之半导体记忆器装置,其中构成第一选择部分之NMOS电晶体具有一接至该组别选择信号之闸极,一接至该位元线之源极以及一接至该第一资料线之汲极。8.如申请专利范围第6项之具有行选择电路之半导体记忆器装置,其中构成第二选择部分之NMOS电晶体具有一接至该行选择信号之闸极,一接至该第一资料线之源极以及一接至该第二资料线之汲极。9.如申请专利范围第6项之具有行选择电路之半导体记忆器装置,其中构成第三选择部分之NMOS电晶体具有一接至该组别选择信号之闸极,一接至该第二资料线之源极以及一接至该资料输入/输出线之汲极。10.一种半导体记忆器装置,用以在多个共用资料输入/输出线之组别间选择一组,该等组别系成排地安排而行方块系安排于该组之各行中,并在所选定之组别中从多个位元线间选择一预定之位元线,俾将选定之位元线资料传送至资料输入/输出线,该半导体记忆器装置包含安排于各组间之行选择电路,各行选择电路系由相邻之组别所共用,俾将所选定之位元线资料传送至资料输入/输出线,其中各行选择电路包含:多个第一选择部分,用以响应一组别选择信号以选出一预定组别,俾将该所选定组别之位元线连接至对应之第一资料线;多个选择部分,用以响应表示各位元线位址之各行选择信号,俾将该第一资料线连接至一第二资料线;及一第三选择部分,用以响应该组别选择信号,俾将该第二资料线连接至该资料输入/输出线。11.如申请专利范围第10项之半导体记忆器装置,其中行选择信号用之信号线是以平行于位元线之方向安排的。12.如申请专利范围第10项之半导体记忆器装置,其中该等组别之位元线是分成偶位元线及奇位元线,且该行选择电路为相邻组别之偶位元线或奇位元线所共用。13.一种半导体记忆器装置之安排方法,用以在共用资料输入/输出线之至少两组间选择一组,该等组别系以记忆器方块为单位安排的,并在选定的组别中从多个位元线间选择一预定之位元线,俾将所选定之位元线资料传送至资料输入/输出线,该半导体记忆器装置包含:一位元线感测放大器,用以感测位元线之资料;一行选择电路,响应一组别选择信号以选出一预定组别,再透过第一选择部分将所选定组别之位元线连接至对应之第一资料线,响应表示各位元线位址之各行选择信号,再透过第二选择部分将该第一资料线连接至一第二资料线,并响应该组别选择信号,再透过一第三连接部分将该第二资料线连接至该资料输入/输出线。一感测放大器功率驱动器用以将电源电压供予该位元线感测放大器;及一资料线等化器,用以均等该第二资料线,其中该第三选择部分系安排于组别间之位元线感测放大器区。14.如申请专利范围第13项之安排方法,其中该资料线等化器是安排于位元线感测放大器区。15.如申请专利范围第14项之安排方法,其中该感测放大器功率驱动器是安排于位元线感测放大器区。16.如申请专利范围第13项之安排方法,其中该感测放大器功率驱动器是安排于位元线感测放大器区。17.一种包含各组别具有分离之整体资料输入/输出线之半导体记忆器装置之安排方法,并安排了将组别成列与成行地分隔以获得多个次方块之记忆器方块,该半导体记忆器装置用以选出该等组别之一组,且在该所选定组别之多个位元线间选择一预定之位元线,俾将所选定位元线之资料传送至该等整体资料输入/输出线,该半导体记忆器装置包含:一位元线感测放大器,用以感测该等位元线之资料;交换部分,用以将由感测到之位元线资料传送来之区域资料线连接至该等整体资料输入/输出线;及资料线等化器,用以均等该等区域资料线,其中该交换部分是安排于位元线感测放大器区内之次方块间。18.如申请专利范围第17项之安排方法,其中该等资料线等化器是安排于位元线感测放大器区。19.如申请专利范围第18项之安排方法,其中该感测放大器功率驱动器是安排于位元线感测放大器区。20.如申请专利范围第17项之安排方法,其中该感测放大器功率驱动器是安排于位元线感测放大器区。图式简单说明:第一图示出根据本发明之行选择电路,及具有该行选择电路之半导体记忆器装置之部分图;第二图显示第一图所示半导体记忆器装置之上部;第三图显示第一图所示半导体记忆器装置之下部;第四图为第二图中感测放大器功率驱动器之电路图;第五图为第二图中资料线等化器之电路图;第六图显示具有根据本发明行选择电路之整个半导体记忆器装置之配置;第七图为第六图之组别选择信号产生电路之方块图;第八图为第七图之第一组选择信号产生电路之电路图;第九图为第七图之第二组选择信号产生电路之电路图;第十图为第七图之第三组选择信号产生电路之电路图;第十一图显示第六图之半导体记忆器装置之另一种配置;第十二图显示第十一图之半导体记忆器装置之另一种配置;及第十三图显示个有一行选择电路之半导体记忆器装置之一部分,做为第二图之行选择电路之比较例。 |
