| 主权项 |
1.一种随机存取记忆体晶片上之时序电路,该时序电路产生时序讯号,用以增値位址计数器,该时序电路可对指示随机存取记忆体晶片之脉冲串传输开始之输入讯号产生回应,该时序电路至少包含:第一电路路径,设定为在接收到该输入讯号之后,在先前设定的时间延迟之下产生该时序讯号,而先前设定的时间延迟足够让该起始位址被载入该位址计数器;第二电路路径,执行产生该时序讯号,用以回应该系统时序输入;以及一切换电路,用以回应该输入讯号,并且当该输入讯号启动时,促使该第二电路路径关闭;而在该第二个系统时间输入讯号出现之前,开启该第二电路路径,以使该位址计数器适时地增値,以节省该第二个系统时间输入讯号区间所耗用之处理时间,增加整体效能。2.如申请专利范围第1项之时序电路,其中当上述之输入讯号消失时,该切换电路更进一步地促使该第一电路路径闲置,并开启该第二电路路径。3.如申请专利范围第1项之时序电路,其中上述之第一电路路径被设定成产生该时序讯号,以回应经先前设定的时间延迟所接收到的该输入讯号。4.如申请专利范围第1项之时序电路,其中上述之第一电路路径包含第一个与该输入讯号电耦合的N-通道场效电晶体堆叠。5.如申请专利范围第4项之时序电路,其中上述之第二电路路径包含第二个与该系统时序输入讯号电耦合的N-通道场效电晶体堆叠。6.如申请专利范围第5项之时序电路,其中当该输入讯号启动时,该切换电路会促使该第二个N-通道场效电晶体堆叠失效。7.如申请专利范围第5项之时序电路,其中上述之第一个N-通道场效电晶体堆叠与该第二个N-通道场效电晶体堆叠被设定为并联。8.如申请专利范围第7项之时序电路,其中上述之第一个N-通道场效电晶体堆叠由该第一输入讯号开启,而该第二个N-通道场效电晶体堆叠则由该第一输入讯号关闭,该第一个N-通道场效电晶体堆叠产生电子脉冲,以回应该第二个输入讯号,而该第二个N-通道场效电晶体堆叠则由该第二个输入讯号开启。9.如申请专利范围第1项之时序电路,其中上述之切换电路起动该第一电路路径,并使该第二电路路径中断,以回应该第一输入讯号,同时,该切换电路促使该第一电路路径产生电子脉冲,以回应该第二个输入讯号。10.如申请专利范围第9项之时序电路,其中上述之先前设定的时间延迟的长度,系介于该第一个脉冲串传输之输入讯号与该第二个脉冲串传输之输入讯号之间。11.如申请专利范围第10项之时序电路,其中上述之第二个脉冲串传输之输入讯号在该第二个系统时序输入讯号出现之前产生。12.一随机存取记忆体晶片之位址增値电路,用以在开始第二时序周期之前,将起始位址增値至接续的位址,该位址增値电路至少包含:一脉冲串计数器时钟,设定用以接收系统时序输入讯号和启动脉冲串传输输入讯号,该脉冲串计数器时钟经进一步设定,使产生时序讯号,以回应系统时序输入讯号,并在发出脉冲串传输输入讯号时,使输入讯号延迟,以及一脉冲串计数器,连接至上述之脉冲串计数器时钟,用以接收该时序讯号和该脉冲串传输输入讯号,该脉冲串计数器设定藉由将起始位址载入位址计数器,以回应该脉冲串传输输入讯号,该脉冲串计数器经进一步设定,藉由将起始位址增値至接续的位址,以回应读时序讯号,其中,当发出该脉冲串传输输入讯号时,该脉冲串计数器载入起始位址,并将起始位址增値至接续的位址,以回应由该脉冲串计数器时钟所产生的该时序讯号。13.如申请专利范围第12项之电路,其中上述之脉冲串计数器时钟被设定成产生该时序讯号,以回应在开始第二时序周期之前即被解除之该脉冲串传输输入讯号。14.如申请专利范围第13项之电路,其中上述之脉冲串计数器时钟为该脉冲串模式资料传输中被解除之该脉冲串传输输入讯号的每一个时序周期产生该时序讯号,以回应该系统时序输入讯号。15.如申请专利范围第13项之电路,其中上述之脉冲串计数器时钟经进一步设定,用以回应该第一个脉冲串传输之输入讯号,而启动该第一电路路径并使该第二电路路径中断,同时产生该第一电路路径的时序讯号,以回应该第二个脉冲串传输之输入讯号。16.如申请专利范围第15项之电路,其中上述之脉冲串计数器时钟回应该第二个脉冲串传输之输入讯号而启动该第二电路路径,且该脉冲串计数器时钟在该第二电路路径启动时,产生该第二电路路径的时序讯号。17.一种在第一时序周期结束之前将随机存取记忆体晶片之位址计数器从起始记忆体位址增値至接续的记忆体位址的方法,该方法至少包含:接收指示在该随机存取记忆体晶片上多个接连的记忆体位址的脉冲串传输的输入讯号,而多个接连的记忆体位址当中的第一个,系记忆体起始位址;为回应指示脉冲串传输的输入讯号,将该起始记忆体位址暂存至脉冲串计数器内,而该脉冲串计数器可设定使该起始记忆体位址增値至接续的记忆体位址;亦为回应该指示脉冲串传输的输入讯号,产生时序讯号使该脉冲串计数器增値至接续的记忆体位址,其中该脉冲串计数器在起始位址被暂存之后,但在第一时序周期结束之前增値,以及为回应第二时序周期的开始,产生第二个时序讯号使该脉冲串计数器增値至多个接连的记忆体位址中另一个接续的记忆体位址。18.如申请专利范围第17项之方法,其中产生上述之时序讯号的步骤至少包含:当该输入讯号出现时,中断该时序讯号产生器,以及当该输入讯号消失时,促使该时序讯号产生器产生该时序讯号,其中当该输入讯号出现时,使该时序讯号产生器中断的内在延迟足以让暂存的步骤能够完成。19.如申请专利范围第18项之方法,其中上述之时序讯号产生器包含该随机存取记忆体晶片内之该脉冲串计数器时钟。20.如申请专利范围第19项之方法,其中上述之脉冲串计数器时钟包含:当该输入讯号出现时,用以产生该时序讯号之该第一电路路径,以及当没有该输入讯号时,用以产生该第二个时序讯号之该第二电路路径。图式简单说明:第一图系随机存取记忆体晶片上,脉冲串定址电路部分的功能性概括图示。其依照本发明之一实施例所构成;第二图系第一图中所例示的脉冲串定址电路的时序图示。其依照本发明所构成;第三图系依照本发明所构成之脉冲串计数器时锺时序电路之示意图;以及第四图系第三图中例示的脉冲串计数器时钟的实施例所产生的基本讯号之时序图示。 |
