| 主权项 |
1.一种记忆有零件库之记忆媒体,就具有预先设计特定逻辑功能之逻辑电路零件,即单元,描述上述每一单元之功能、形状、延迟、消耗电力等,其特征在于:具有同一功能和同一外形尺寸,且藉由临限値电压相异之开关元件所构成,以记忆登录有延迟及消耗电力相异之至少二种类以上之单元之零件库。2.一种零件库,描述有单元之功能、形状、延迟、消耗电力等,其特征在于:含有同一功能和同一外状尺寸,而延迟及消耗电力相异之第一单元及第二单元;上述第一单元系由含第一临限値电压这第一开关元件而构成,上述之第二单元系由含临限値电压较上述第一临限値电压为低之第二开关元件而构成。3.申请专利范围第2项之零件库,其中上述第一开关元件之闸宽与上述第二开关元件之闸宽系相等。4.如申请专利范围第2项之零件库,其中含于零件库内之单元系矩形形状。5.如申请专利范围第1项之记忆媒体,其中上述临限値电压相异之开关元件,其闸宽系相等。6.如申请专利范围第2项之零件库,其中上述第1单元之漏电流比第2单元小;上述第2单元之动作速度比第1单元快;藉由选择性使用上述第1单元及第2单元作为构成半导体积体电路之路径的单元,以改善上述半导体积体电路之路径的消耗电力特性或动作速度特性。7.如申请专利范围第1项之记忆媒体,其中上述2种以上之单元包含第1单元及第2单元;上述第1单元之漏电流比上述第2单元小;上述第2单元之动作速度比上述第1单元快;藉由选择性使用上述第1单元及第2单元作为构成半导体积体电路之路径之单元,以改善上述半导体积体电路之路径的消耗电力特性或动作速度特性。图式简单说明:第一图为本发明半导体积体电路装置之代表性实施例的逻辑闸电路图。第二图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第三图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第四图为本发明半导体积体电路装置之另一实施例的逻辑闸电路图。第五图为本发明半导体积体电路装置之实施例之逻辑闸的配置图。第六图显示闸极长度与临限値电压的关系图。第七图为本发明半导体积体电路装置之实施例中之晶图区域的构成图。第八图为本发明半导体积体电路装置之实施例中之元件构造剖面图。第九图(a)及第九图(b)为本发明半导体积体电路装置之另一实施例中之晶图区域的构成图。第十图为本发明之记忆有零件库之记忆媒体的实施例。第十一图显示一般信号路径之延迟値分布的例示图。第十二图为本发明半导体积体电路装置之实施例的MOSFET电路图。第十三图为本发明半导体积体电路装置之另一实施例的MOSFET电路图。第十四图为本发明半导体积体电路装置之另一实施例的MOSFET电路图。第十五图为本发明半导体积体电路装置之实施例的布局图。第十六图为本发明半导体积体电路装置之另一实施例的布局图。第十七图显示本发明之实施例中之延迟与消耗电力的关系图。第十八图显示本发明之实施例中之延迟値的分布图。第十九图为本发明半导体积体电路装置之实施例的逻辑闸电路图。第二十图为本发明半导体积体电路装置之实例的逻辑闸电路图。第二十一图为本发明半导体积体电路装置之混合有旁通电晶体与互补型MOSFET之实施例的MOSFET电路图。第二十二图为用SOI元件构造以实施本发明之情况的半导体积体电路装置之布局图。第二十三图显示本发明半导体积体电路装置之设计方法的实施例示意图。第二十四图显示本发明半导体积体电路装置之设计方法的另一实施例示意图。第二十五图为本发明半导体积体电路装置之实施例中的元件构造剖面图。第二十六图为本发明半导体积体电路装置之另一实施例中的元件构造剖面图。第二十七图为本发明半导体积体电路装置之另一实施例中的元件构造剖面图。第二十八图为本发明半导体积体电路装置适用于微处理器的实施例之图。 |
