| 主权项 |
1.一种半导体积体电路,其包含:连接到一组字组线之多数个记忆胞;引动该字组线之一组列控制电路;进行被引动之该字组线选择之该记忆胞中之读取或写入操作之一组行控制电路;与一组时脉信号同步地接收一组行操作命令并且控制该行控制电路之一组命令控制电路;以及设定一组延迟时间之一组时序调整电路,该延迟时间是从该行操作命令之接收至该行控制电路操作之开始,并且是可变化的。2.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路依据一组潜伏期设定该延迟时间为一组预定长度,该潜伏期是等于从该行操作命令之接收至读取操作或写入操作之进行的时脉周期数目値。3.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路包含用以设定该延迟时间为一组预定长度之一组延迟电路。4.依据申请专利范围第1项之半导体积体电路,其包含反应于被该时序调整电路延迟之该时脉信号而锁定被该命令控制电路接收之该行操作命令之一组锁定电路。5.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路依据该列控制电路之操作时序而设定该延迟时间为一组预定长度。6.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路对于该列控制电路之每个操作设定该延迟时间为一组预定长度。7.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路在一组内部电路的不作用状态之后反应于该列控制电路之第一操作而设定该延迟时间为一组预定长度。8.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路反应于更新该记忆胞之一组更新命令之接收而设定该延迟时间为一组预定长度。9.依据申请专利范围第8项之半导体积体电路,其中该时序调整电路在电源被开启之后反应于第一更新命令之接收而设定该延迟时间为一组预定长度。10.依据申请专利范围第1项之半导体积体电路,其中该时序调整电路反应于来自外部一组调整该延迟时间之要求而设定该延迟时间为一组预定长度。11.依据申请专利范围第1项之半导体积体电路,其包含用以自外部设定一组操作模式之一组模式暂存器,并且其中该时序调整电路依据被该模式暂存器设定之値而设定该延迟时间为一组预定长度。12.依据申请专利范围第1项之半导体积体电路,其包含接收一组外部控制信号之一组控制端点,并且其中该时序调整电路依据馈送至该控制端点之该控制信号而设定该延迟时间为一组预定长度。13.一种半导体积体电路,其包含:连接到一组位元线之多数个记忆胞;设定该位元线至一组预定电压之一组预充电电路;与一组时脉信号同步地接收一组预充电命令并且控制该预充电电路之一组命令控制电路;以及设定一组延迟时间之一组时序调整电路,该延迟时间是从该预充电命令之接收至该预充电电路操作之开始,并且是可变化的。14.依据申请专利范围第13项之半导体积体电路,其中该时序调整电路依据一组潜伏期设定该延迟时间为一组预定长度,该潜伏期是等于从一组操作命令之接收至一组读取或一组写入操作之进行的时脉周期数目値。15.依据申请专利范围第14项之半导体积体电路,其中该时序调整电路包含用以设定该延迟时间为一组预定长度之一组延迟电路。16.依据申请专利范围第14项之半导体积体电路,其包含反应于被该时序调整电路延迟之该时脉信号而锁定被该命令控制电路接收之该预充电命令之一组锁定电路。17.依据申请专利范围第14项之半导体积体电路,其包含引动一组字组线之一组列控制电路,并且其中该时序调整电路依据该列控制电路之操作时序而设定该延迟时间为一组预定长度。18.一种控制半导体积体电路之方法,该半导体积体电路包含:连接到一组字组线之多数个记忆胞;引动该字组线之一组列控制电路;以及进行被引动之该字组线选择之该记忆胞中之读取或写入操作之一组行控制电路,其包含之步骤有设定一组延迟时间,它是与一组时脉信号同步地自一组行操作命令之接收,用以控制该行控制电路,至该行控制电路操作之开始,并且是可变化的。19.一种控制半导体积体电路之方法,该半导体积体电路包含:连接到一组位元线之多数个记忆胞,以及用以设定该位元线至一组预定电压的一组预充电电路,其包含的步骤有设定一组延迟时间,它是与一组时脉信号同步地自一组预充电命令之接收,用以控制该预充电电路,至该预充电电路操作之开始,并且是可变化的。20.一种可变化的延迟电路,其包含:一组第一延迟电路,其具有之被串联连接之多数个第一延迟级并且在该等第一延迟级之启始级接收一组输入信号;一组第二延迟电路,其具有相同于该第一延迟级且被串联连接之多数个第二延迟级,并且在该等第二延迟级之启始级接收一组第一时序信号;一组检测电路,用以检测从各该第二延迟级被输出的被延迟时序信号,该等延迟时序信号具有接近一组第二时序信号之转移边缘的一组转移边缘;以及一组选择电路,用以选择从对应至输出该检测电路检测之该延迟时序信号之该第二延迟级的该第一延迟级被输出的一组延迟信号。图式简单说明:第一图是展示先前技术中一组SDRAM读取操作的一种时序图;第二图是展示先前技术中SDRAM之预充电操作的一种时序图;第三图是展示先前技术中SDRAM之预充电操作另一范例的一种时序图;第四图是展示本发明中半导体积体电路之基本原理以及控制半导体积体电路之方法的一种方块图;第五图是展示本发明中可变化延迟电路之基本原理的一种方块图;第六图是展示半导体积体电路以及其控制方法之第一实施例的一种方块图;第七图是展示第六图中时序调整电路的一种电路图;第八图是展示第六图中另一时序调整电路的一种电路图;第九图是展示第一实施例中SDRAM之读取操作以及预充电操作的一种时序图;第十图是展示第一实施例中SDRAM之读取操作以及预充电操作另一范例的一种时序图;第十一图是展示第一实施例中SDRAM预充电操作的一种时序图;第十二图是展示第一实施例中SDRAM预充电操作另一范例的一种时序图;第十三图是展示第一实施例中配合其预充电操作之SDRAM写入操作的一种时序图;第十四图是展示第一实施例中配合其预充电操作之SDRAM写入操作另一范例的一种时序图;第十五图是展示第一实施例中SDRAM写入操作以及预充电操作的一种时序图;第十六图是展示第一实施例中SDRAM阵列读取操作的一种时序图;第十七图是展示半导体积体电路以及其控制方法之第二实施例的一种方块图;第十八图是展示第二实施例中SDRAM阵列读取操作的一种时序图;第十九图是展示半导体积体电路以及其控制方法之第三实施例,以及可变化延迟电路之一实施例的一种方块图;第二十图是展示第十九图中一组时序控制电路的一种电路图;第二十一图是展示第十九图中时序控制电路操作的一种时序图;第二十二图是展示第十九图中一组时序调整电路的一种电路图;第二十三图是展示第二十二图中时序调整电路操作的一种时序图;第二十四图是展示第三实施例中SDRAM阵列读取操作的一种时序图;第二十五图是展示第三实施例中SDRAM预充电操作的一种时序图;第二十六图是展示第三实施例中SDRAM预充电操作之另一范例的一种时序图;第二十七图是展示第三实施例中SDRAM写入操作以及预充电操作的一种时序图;第二十八图是展示第三实施例中SDRAM预充电操作另一范例的一种时序图;第二十九图是展示半导体积体电路和其控制方法之第四实施例,以及可变化延迟电路之一实施例的一种方块图;第三十图是展示第二十九图中时序调整电路操作的一种时序图;第三十一图是展示第四实施例中SDRAM阵列读取操作的一种时序图;第三十二图是展示时序调整电路另一范例的一种电路;以及第三十三图是展示第三十二图中时序调整电路操作的一种时序图。 |
