| 主权项 |
1.一种半导体元件,包含:一形成在绝缘层上矽基材之半导体层上之金属氧化物半导体电晶体,其中半导体层形成在一具有埋藏之绝缘膜的半导体基材上,以及一接触部分,用来施加偏压至包含金属氧化物半导体电晶体之半导体电路的操作状态及待机状态下之半导体基材。2.如申请专利范围第1项之半导体元件,其中接触部分形成在半导体基材上。3.如申请专利范围第1项之半导体元件,其中一元件隔离区域形成在半导体层内,并且一用来与接触部分连通之接触区域形成在元件隔离区域内。4.如申请专利范围第1项之半导体元件,其中一井在形成在半导体层上之金属化物半导体电晶体下方之半导体基材的表面被形成,该井具有比基材其他区域更高的不纯物浓度,并且偏压施加在井上。5.如申请专利范围第4项之半导体元件,其中井为一位于n通道金属氧化物半导体电晶体底下之p型井,或一位于p通道金属氧化物半导体电晶体底下之n型井。6.如申请专利范围第5项之半导体元件,其中复数个井形成在半导体基材内并且p型井和n型井相互之间电气性分离。7.一种半导体元件,包含:一形成在绝缘层上矽基材之半导体层上之金属氧化物半导体电晶体,其中半导体层形成在具有埋藏之绝缘膜之半导体基材上,一形成在半导体层内之元件隔离区域,以及一形成在元件隔离区域内之接触部分,用以与接触部分连通而将偏压施加至半导体基材。8.如申请专利范围第7项之半导体元件,其中一井在形成在半导体层上之金属氧化物半导体电晶体下方之半导体基材的表面被形成,该井具有比基材其他区域更高的不纯物浓度,并且偏压施加在井上。9.如申请专利范围第8项之半导体元件,其中井为一位于n通道金属氧化物半导体电晶体底下之p型井,或一位于p通道金属氧化物半导体电晶体底下之n型井。10.如申请专利范围第9项之半导体元件,其中复数个井形成在半导体基材内并且p型井和n型井相互之间电气性分离。11.如申请专利范围第7项之半导体元件,其中在包含金属氧化物半导体电晶体之半导体电路的操作状态和待机状态下施加不同的偏压,因此而改变金属氧化物半导体电晶体的门限电压。12.一种半导体元件,包含:一形成在多层绝缘层上矽基材之第二半导体层上之金属氧化物半导体电晶体,其中一第一绝缘层、一第一半导体层、一第二绝缘层和第二半导体层依序形在在支持基材上,以及一接触部分,用来施加偏压至第一半导体层。13.如申请专利范围第12项之半导体元件,其中该接触部分形成在半导体基材上。14.如申请专利范围第12项之半导体元件,其中一元件隔离区域形成在第二半导体层内,并且一用来与接触部分连通之接触区域形成在元件隔离区域内。15.如申请专利范围第12项之半导体元件,其中一井在形成在第二半导体层上之金属化物半导体电晶体下方之第一半导体基材的表面被形成,该井具有比第一半导体层其他区域更高的不纯物浓度,并且偏压施加在井上。16.如申请专利范围第15项之半导体元件,其中井为一位于n通道金属氧化物半导体电晶体底下之p型井,或一位于p通道金属氧化物半导体电晶体底下之n型井。17.如申请专利范围第16项之半导体元件,其中复数个井形成在半导体基材内并且p型井和n型井相互之间电气性分离。18.如申请专利范围第17项之半导体元件,其中p型井和n型井利用一绝缘层达到电气性分离。19.如申请专利范围第18项之半导体元件,其中该绝缘层为一通过第二半导体层、第二绝缘层和第一半导体层而形成之元件隔离区域之绝缘层的部分。20.如申请专利范围第12项之半导体元件,其中在包含金属氧化物半导体电晶体之半导体电路的操作状态和待机状态下施加不同的偏压,因此而改变金属氧化物半导体电晶体的门限电压。21.一种制造半导体元件之方法,包含下列之步骤:(a)在一绝缘层上矽基材之表面半导体层形成一元件隔离区域,其中一埋藏之绝缘膜和表面半导体层形成在半导体基材或半导体层上;(b)在元件隔离区域内形成一延伸至半导体基材或半导体层之渠沟;(c)在包含渠沟之半导体层之表面全区域形成一绝缘膜;(d)回蚀绝缘膜,因此在渠沟侧壁上形成一侧壁间隙壁并且将于渠沟底部之半导体基材或半导体层曝露在外;及(e)在渠沟内埋藏一传导膜,因此在元件隔离区域内形成一连通至半导体基材或半导体层之接触部分。图式简单说明:图1(a)和1(b)分别为根据本发明施加例之半导体电晶体之主要部分平面图;图2(a)和2(b)分别表示图1(a)和1(b)之半导体电晶体之门限电压和背极偏压之间关系,以及图1(a)和1(b)之半导体电晶体之离线电流和背极偏压之间的关系之曲线图;图3为另一根据本发明之半导体电晶体施加例之主要部分平面图;图4(a)至4(d)为根据本发明制造半导体电晶体过程之施加例之概要侧面图;图5(a)至5(d)为制造图4(a)至4(d)之半导体电晶体之施加例之主要部份的概要侧面图;图6(a)和6(b)分别为图3之半导体电晶体(n型金属氧化物半导体电晶体)之门限电压和背极偏压间关系,以及图3之半导体电晶体之离线电流和背极偏压之间的关系之曲线图;图7(a)和7(b)分别为图3之半导体电晶体(p型金属氧化物半导体电晶体)之门限电压和背极偏压间关系,以及图3之半导体电晶体之离线电流和背极偏压之间的关系之曲线图;图8(a)和8(b)分别为根据本发明之半导体电晶体施加例主要部分之透视图及侧视图;图9为根据本发明之半导体电晶体另一施加例主要部分之透视图;图10为根据先前技艺之在绝缘层上矽基材上形成的半导体电晶体之施加例主要部分之概要透视图;图11为根据先前技艺之在绝缘层上矽基材上形成之半导体电晶体之施加例主要部分之概要侧视图;图12(a)至12(d)为根据先前技艺之在绝缘层上矽基材上形成之半导体电晶体之施加例主要部分的概要侧视图;及图13为根据先前技艺之在双重绝缘层上矽基材上形成之半导体电晶体之施加例主要部分的概要侧视图。 |
