| 主权项 |
1.一种高压元件之静电放电保护电路构造,包括:一高压P井区域;一高压N井区域,连接该高压P井区域;一第一隔离区域,连接在该高压P井区域与高压N井区域相邻接面;一NMOS电晶体,位于该高压P井区域,该NMOS电晶体之一汲极与一源极皆包括一N+型区域,一N型渐进区域,位于该N+型区域下面外围,以及一P型袋状区域,位于该N型渐进区域下面外围;以及一PMOS电晶体,位于该高压N井区域,该PMOS电晶体之一汲极与一源极皆包括一P+型区域,一P型渐进区域,位于该P+型区域下面外围,以及一N型袋状区域,位于该P型渐进区域下面外围。2.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该PMOS电晶体更包括一闸极,该闸极与该源极同时接收一高电压,该汲极连接到一输入输出端点。3.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该NMOS电晶体更包括一闸极,该闸极与该源极同时接收一接地电压,该汲极连接到一输入输出端点。4.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该高压N井区域更包括一第二隔离区域连接到该PMOS电晶体之源极。5.如申请专利范围第4项所述之高压元件之静电放电保护电路构造,其中该高压N井区域更包括N+基座连接区域,连接到该第二隔离区域。6.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该高压P井区域更包括一第三隔离区域连接该NMOS电晶体之源极。7.如申请专利范围第6项所述之高压元件之静电放电保护电路构造,其中该高压N井区域更包括N+基座连接区域,连接到该第三隔离区域。8.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该高压N井区域与该高压P井区域形成于一N型基底上。9.一种高压元件之静电放电保护电路构造,包括:一NMOS电晶体,位于该高压P井区域;一PMOS电晶体,位于该高压N井区域,其中该NMOS电晶体之一汲极与一源极皆包括一N型渐进区域与一P型袋状区域;以及该PMOS电晶体之一汲极与一源极皆包括一P型渐进区域与一N型袋状区域。图式简单说明:第1图绘示传统之静电放电保护电路示意图;第2图绘示BJT之特性曲线图形;以及第3图绘示依照本发明一较佳实施例的一种高压元件之静电放电保护电路结构图。 |
