| 摘要 |
<p>레벨 쉬프터로 인한 신호지연을 방지하고 전압 레벨 쉬프팅 동작과 함께 클럭킹 파이프 라인의 동작을 겸하여 행하므로써 클럭 억세스 시간을 줄이기에 알맞은 레벨쉬프터를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 레벨쉬프터는 제어신호(LE:Latency)를 반전하는 제 1 인버터(IN1)와, 상기 제 1 인버터(IN1)의 신호와 클럭신호(QCLKB)를 논리곱한 후 반전하는 제 1 낸드게이트(NA1)와, 데이터 패스(Path) 신호를 제 2 앤모스 트랜지스터(NM2)에 전달하기 위한 제 2 낸드게이트(NA2)와, 상기 제 1 낸드게이트(NA1)의 출력신호를 받아 동작하는 제 1 앤모스 트랜지스터(NM1)와, 상기 제 2 낸드게이트의 신호에 따라서 데이터 패스(Path)를 결정하는 제 2 앤모스 트랜지스터(NM2)와, 상기 제 1 낸드게이트(NA1)의 신호를 입력받고 상기 2 앤모스 트랜지스터(NM2)의 소오스단과 접지전압단의 사이에 연결된 제 3 앤모스 트랜지스터(NM3)와, 서로의 게이트단이 드레인단에 연결되어 크로스 커플을 이루며 각각의 드레인단이 상기 제 1, 제 2 앤모스 트랜지스터(NM1,NM2)의 드레인단에 각각 연결되어 구성된 제 1, 제 2 피모스 트랜지스터(PM1,PM2)와, 상기 제 2 피모스 트랜지스터(PM2)의 드레인단의 신호를 입력받고 상기 제 1 피모스 트랜지스터(PM1)의 드레인단과 접지전압단 사이에 연결되어 있는 제 4 앤모스 트랜지스터(NM4)와, 상기 제 2 피모스 트랜지스터(PM2)의 드레인단의 신호를 반전하는 제 2 인버터(IN2)와, 상기 제 2 인버터(IN2)와 래치(latch)되며 상기 제 4 앤모스 트랜지스터의 게이트에 신호를 전달하는 제 3 인버터(IN3)를 포함하여 구성됨을 특징으로 한다.</p> |
