| 主权项 |
1.一种半导体积体电路装置,其特征为:在半导体基板上夹着金属间介电层配设复数层配线层,在上部的配线层形成接合垫,其中该接合垫正下方的第一金属间介电层,形成埋入第一导电膜于形成在该第一金属间介电层的开孔之第一插塞,在该第一插塞正下方的配线层,未形成连接该第一插塞的配线。2.如申请专利范围第1项所述之半导体积体电路装置,其中在比该第一插塞正下方的配线层还下层的配线层形成配线。3.如申请专利范围第1项所述之半导体积体电路装置,其中在该接合垫的下部区域,任何配线层都末形成配线。4.如申请专利范围第1项所述之半导体积体电路装置,其中在元件形成区域的该第一金属间介电层,形成埋入电性连接形成于该上部配线层的配线与其下层的配线层之配线的第二插塞之第一贯穿孔,该第一贯穿孔的直径与该开孔的直径相等。5.如申请专利范围第1项所述之半导体积体电路装置,其中在元件形成区域的该第一金属间介电层,形成埋入电性连接形成于该上部配线层的配线与其下层的配线层之配线的第二插塞之第一贯穿孔,该开孔的深度比该第一贯穿孔的深度大。6.如申请专利范围第1项所述之半导体积体电路装置,其中埋入该开孔的该第一导电膜包含以高熔点金属膜为主成分,在该高熔点金属膜与该开孔的内壁之界面形成阻障金属膜。7.如申请专利范围第1项所述之半导体积体电路装置,其中该接合垫与该第一插塞系一体形成。8.如申请专利范围第1项所述之半导体积体电路装置,其中该接合垫一边的长度为80m以下。9.一种半导体积体电路装置,其特征为:在半导体基板上夹着金属间介电层配设复数层配线层,在上部的配线层所形成的接合垫上连接金属线,其中在该金属线的下部区域之第一金属间介电层,形成埋入第一导电膜于形成在该第一金属间介电层的开孔之第一插塞,在该第一插塞下部的配线层,未形成配线。10.一种半导体积体电路装置,其特征为:在半导体基板上夹着金属间介电层配设复数层配线层,在最上部的配线层形成接合垫,其中在该接合垫正下方的第一金属间介电层,形成埋入第一导电膜于形成在该第一金属间介电层的开孔之第一插塞,在该第一插塞正下方的配线层,形成由硬度比构成该最上部的配线之第二导电膜还高的第三导电膜所构成的配线。11.如申请专利范围第10项所述之半导体积体电路装置,其中该第三导电膜系包含以铜为主成分。12.如申请专利范围第1项所述之半导体积体电路装置,其中在该接合垫的下部区域,该第一插塞正下方的配线层的配线系未连接该第一插塞来形成。13.一种包含以下的工程之半导体积体电路装置的制造方法,该方法为:(a)、在半导体基板上的元件形成区域形成配线后,于该配线的上部形成第一金属间介电层之工程;(b)、蚀刻该元件形成区域的该第一金属间介电层,形成到达该配线的第一贯穿孔(Through hole),蚀刻接合垫形成区域的该第一金属间介电层,形成开孔之工程;(c)、在包含该开孔的内部以及该第一贯穿孔的内部之该第一金属间介电层上,形成阻障金属膜,接着,在该阻障金属膜的上部,藉由形成包含以高熔点金属膜为主成分的第一导电膜,在该开孔的内部以及该第一贯穿孔的内部埋入该第一导电膜之工程;(d)、藉由利用蚀刻除去该第一金属间介电层上部之该第一导电膜,在该开孔的内部,形成由该阻障金属膜与该第一导电膜所构成的第一插塞,在该第一贯穿孔的内部形成由该阻障金属膜与该第一导电膜所构成的第二插塞之工程;以及(e)、藉由蚀刻形成于该第一金属间介电层上部的第二导电膜,于该元件形成区域的该第一金属间介电层上形成最上层配线,在该接合垫形成区域的该第一金属间介电层上形成接合垫之工程。14.如申请专利范围第13项所述之半导体积体电路装置的制造方法,其中在该工程(e)之后,更包含:在该接合垫上接合第一金属线之工程;以及在该第一金属线上接合第二金属线之工程。15.如申请专利范围第13项所述之半导体积体电路装置的制造方法,其中该阻障金属膜包含在Ti膜上形成TiN膜的叠层膜,该第一导电膜包含W膜,该第一导电膜的蚀刻系在包含氟的气体环境中进行。图式简单说明:图1系形成本发明的一实施形态之半导体积体电路装置的半导体晶片之全体俯视图。图2系形成本发明的一实施形态之半导体积体电路装置的半导体基板之主要部分剖面图。图3系显示形成于接合垫以及其下部的插塞之布局的俯视图。图4系沿着图3的A-A线的半导体基板之主要部分剖面图。图5系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图6系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图7系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图8系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图9系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图10系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图11系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图12系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图13系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图14系显示本发明的一实施形态之半导体积体电路装置的制造方法之半导体基板之主要部分剖面图。图15系显示本发明的其他实施形态之半导体积体电路装置之半导体基板之主要部分剖面图。图16系显示本发明的其他实施形态之半导体积体电路装置之半导体基板之主要部分剖面图。图17系显示本发明的其他实施形态之半导体积体电路装置之半导体基板之主要部分剖面图。图18系显示本发明的其他实施形态之半导体积体电路装置之半导体基板之主要部分剖面图。图19系显示本发明的其他实施形态之半导体积体电路装置之半导体基板之主要部分剖面图。 |
