| 主权项 |
1.一种半导体积体电路装置的制造方法,其特征为具有以下步骤:(a)正型光阻膜堆积步骤,其系堆积在半导体基板上;(b)第一光罩图案曝光步骤,其系在上述正型光阻膜上曝光;(c)第二光罩图案曝光步骤,其系在上述正型光阻膜上与上述第一光罩图案重复曝光第二光罩图案;(d)正型光阻膜构成之光阻图案的形成步骤,其系于上述(b),(c)步骤后,藉由对上述正型光阻膜实施显像处理,在上述半导体基板上形成;及(e)指定图案的复制步骤,其系将上述光阻图案作为光罩,藉由对上述半导体基板实施蚀刻处理,在上述半导体基板上复制,且上述第一光罩图案具有复制线图案的图案,上述第二光罩图案具有:数个主透光图案,其系分断上述线图案;数个辅助透光图案,其系由在其周围配置成距上述主透光图案概略等距离,在上述正型光阻膜上无法复制的尺寸所形成;及移相器,其系配置在上述主透光图案与辅助透光图案其中之一上,使穿透光产生相位差。2.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述第一光罩图案具有移相器,其系配置在形成线状之数个遮光图案、配置成夹住其之一对透光图案、及上述一对透光图案其中之一上,使穿透光产生相位差。3.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述主透光图案周围之辅助透光图案配置在其中心与上述主透光图案中心相同之六角形的角内。4.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述主透光图案周围之辅助透光图案配置在通过上述主透光图案中心的第一方向轴上,不配置在与上述第一方向垂直交叉的第二方向轴上,而系将该第二方向轴作为中心线对称配置。5.如申请专利范围第1项之半导体积体电路装置的制造方法,其中沿着通过上述主透光图案中心之第一方向轴上邻接之主透光图案的节距,比沿着通过上述主透光图案中心之轴,对上述第一方向垂直交叉之第二方向轴上邻接之主透光图案的节距为长。6.如申请专利范围第5项之半导体积体电路装置的制造方法,其中沿着上述第二方向轴上邻接之主透光图案的节距为最接近节距,上述曝光处理时之曝光光线波长为,曝光装置之光学透镜的孔径数为NA时,上述最接近节距以上述半导体基板上的尺寸换算,在0.66/(/NA)~0.9/(/NA)nm的范围内。7.如申请专利范围第1项之半导体积体电路装置的制造方法,其中使用将上述第一光罩图案及上述第二光罩图案形成在同一光罩基板上之光罩,进行上述曝光处理。8.如申请专利范围第7项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。9.如申请专利范围第1项之半导体积体电路装置的制造方法,其中使用上述第一光罩图案之曝光处理的条件与使用上述第二光罩图案之曝光处理的条件相同。10.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述(b)步骤使用形成有上述第一光罩图案之第一光罩进行曝光处理,上述(c)步骤使用与上述第一光罩不同之光罩,形成有上述第二光罩图案的第二光罩进行曝光处理。11.如申请专利范围第10项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。12.如申请专利范围第1项之半导体积体电路装置的制造方法,其中上述指定图案为DRAM的活性区域图案。13.如申请专利范围第12项之半导体积体电路装置的制造方法,其中上述活性区域之图案长度方向的邻接间隔为配置有上述DRAM之1条字线部分的尺寸。14.如申请专利范围第12项之半导体积体电路装置的制造方法,其中上述活性区域之图案长度方向对上述DRAM之字线的长度方向倾斜。15.如申请专利范围第14项之半导体积体电路装置的制造方法,其中布局上述活性区域之图案的描绘图案时,系将该活性区域的图案分割布局成可以能量光束照射1次来复制的数个矩形。16.一种半导体积体电路装置的制造方法,其特征为具有下述步骤:(a)正型光阻膜堆积步骤,其系堆积在半导体基板上;(b)第一光罩图案曝光步骤,其系在上述正型光阻膜上曝光;(c)第二光罩图案曝光步骤,其系在上述正型光阻膜上与上述第一光罩图案重复曝光;(d)正型光阻膜构成之光阻图案的形成步骤,其系于上述(b),(c)步骤后,藉由对上述正型光阻膜实施显像处理,在上述半导体基板上形成;及(e)指定图案的复制步骤,其系将上述光阻图案作为光罩,藉由对上述半导体基板实施蚀刻处理,在上述半导体基板上复制,且上述第一光罩图案具有复制线图案的图案,上述第二光罩图案规则性配置数个组件单元,上述数个组件单元分别具有移相器,其系配置在,于第一方向轴上配置中心的两个主透光图案、在对上述第一方向垂直交叉之第二方向轴上配置中心的两个主透光图案、配置在上述第一方向轴上,未配置在上述第二方向轴上,将上述第二方向轴作为中心线对称配置的两个辅助透光图案、及上述主透光图案及辅助透光图案其中之一上,使穿透光产生相位差。17.如申请专利范围第16项之半导体积体电路装置的制造方法,其中上述第二光罩图案具有移相器,其系配置在形成线状之数个遮光图案、配置成夹住其之一对透光图案、及上述一对透光图案其中之一上,使穿透光产生相位差。18.如申请专利范围第16项之半导体积体电路装置的制造方法,其中沿着通过上述主透光图案中心之第一方向轴上邻接之主透光图案的节距,比沿着通过上述主透光图案中心之轴,对上述第一方向垂直交叉之第二方向轴上邻接之主透光图案的节距为长。19.如申请专利范围第18项之半导体积体电路装置的制造方法,其中沿着上述第二方向轴上邻接之主透光图案的节距为最接近节距,上述曝光处理时之曝光光线波长为,曝光装置之光学透镜的孔径数为NA时,上述最接近节距以上述半导体基板上的尺寸换算,在0.66/(/NA)~0.9/(/NA)nm的范围内。20.如申请专利范围第16项之半导体积体电路装置的制造方法,其中使用将上述第一光罩图案及上述第二光罩图案形成在同一光罩基板上之光罩,进行上述曝光处理。21.如申请专利范围第20项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。22.如申请专利范围第16项之半导体积体电路装置的制造方法,其中使用上述第一光罩图案之曝光处理的条件与使用上述第二光罩图案之曝光处理的条件相同。23.如申请专利范围第16项之半导体积体电路装置的制造方法,其中上述(b)步骤使用形成有上述第一光罩图案之第一光罩进行曝光处理,上述(c)步骤使用与上述第一光罩不同之光罩,形成有上述第二光罩图案的第二光罩进行曝光处理。24.如申请专利范围第23项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。25.如申请专利范围第16项之半导体积体电路装置的制造方法,其中上述指定图案为DRAM的活性区域图案。26.如申请专利范围第25项之半导体积体电路装置的制造方法,其中上述活性区域之图案长度方向的邻接间隔为配置有上述DRAM之1条字线部分的尺寸。27.如申请专利范围第25项之半导体积体电路装置的制造方法,其中上述活性区域之图案长度方向对上述DRAM之字线的长度方向倾斜。28.如申请专利范围第27项之半导体积体电路装置的制造方法,其中布局上述活性区域之图案的描绘图案时,系将该活性区域的图案分割布局成可以能量光束照射1次来复制的数个矩形。29.一种半导体积体电路装置的制造方法,其特征为具有下述步骤:(a)正型光阻膜堆积步骤,其系堆积在半导体基板上;(b)第一光罩图案曝光步骤,其系在上述正型光阻膜上曝光;(c)第二光罩图案曝光步骤,其系在上述正型光阻膜上与上述第一光罩图案重复曝光;(d)正型光阻膜构成之光阻图案的形成步骤,其系于上述(b),(c)步骤后,藉由对上述正型光阻膜实施显像处理,在上述半导体基板上形成;及(e)孔图案的复制步骤,其系将上述光阻图案作为光罩,藉由对上述半导体基板实施蚀刻处理,在上述半导体基板的绝缘膜上复制,且上述第一光罩图案具有复制上述孔图案之第一孔图案的图案,上述第二光罩图案具有:数个主透光图案,其系复制上述孔图案之第二孔图案;数个辅助透光图案,其系由在其周围配置成距上述主透光图案概略等距离,在上述正型光阻膜上无法复制的尺寸所形成;及移相器,其系配置在上述主透光图案与辅助透光图案其中之一上,使穿透光产生相位差。30.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述第一光罩图案具有移相器,其系配置在复制上述第一孔图案的数个透光图案、配置在上述数个透光图案间的遮光图案、及夹住上述遮光图案,彼此邻接之上述透光图案其中之一上,使穿透光产生相位差。31.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述第二光罩图案中之主透光图案周围之辅助透光图案配置在其中心与上述主透光图案中心相同之六角形的角内。32.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述第二光罩图案中之主透光图案周围之辅助透光图案配置在通过上述主透光图案中心的第一方向轴上,不配置在与上述第一方向垂直交叉的第二方向轴上,而系将该第二方向轴作为中心线对称配置。33.如申请专利范围第29项之半导体积体电路装置的制造方法,其中沿着通过上述主透光图案中心之第一方向轴上邻接之主透光图案的节距,比沿着通过上述主透光图案中心之轴,对上述第一方向垂直交叉之第二方向轴上邻接之主透光图案的节距为长。34.如申请专利范围第33项之半导体积体电路装置的制造方法,其中沿着上述第二方向轴上邻接之主透光图案的节距为最接近节距,上述曝光处理时之曝光光线波长为,曝光装置之光学透镜的孔径数为NA时,上述最接近节距以上述半导体基板上的尺寸换算,在0.66/(/NA)~0.9/(/NA)nm的范围内。35.如申请专利范围第29项之半导体积体电路装置的制造方法,其中使用将上述第一光罩图案及上述第二光罩图案形成在同一光罩基板上之光罩,进行上述曝光处理。36.如申请专利范围第35项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。37.如申请专利范围第29项之半导体积体电路装置的制造方法,其中使用上述第一光罩图案之曝光处理的条件与使用上述第二光罩图案之曝光处理的条件相同。38.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述(b)步骤使用形成有上述第一光罩图案之第一光罩进行曝光处理,上述(c)步骤使用与上述第一光罩不同之光罩,形成有上述第二光罩图案的第二光罩进行曝光处理。39.如申请专利范围第38项之半导体积体电路装置的制造方法,其中将使用上述第一光罩图案之曝光处理与使用上述第二光罩图案之曝光处理作为扫瞄曝光处理。40.如申请专利范围第29项之半导体积体电路装置的制造方法,其中上述孔图案中之第一孔图案内形成有连接于DRAM之资讯储存电容元件的孔内配线,上述孔图案中之第二孔图案内形成有连接于DRAM之资料线的孔内配线。41.一种半导体积体电路装置的制造方法,其特征为具有下述步骤:(a)正型光阻膜堆积步骤,其系堆积在半导体基板上;(b)第一光罩图案曝光步骤,其系在上述正型光阻膜上曝光;(c)第二光罩图案曝光步骤,其系在上述正型光阻膜上与上述第一光罩图案重复曝光;(d)正型光阻膜构成之光阻图案的形成步骤,其系于上述(b),(c)步骤后,藉由对上述正型光阻膜实施显像处理,在上述半导体基板上形成;及(e)孔图案的复制步骤,其系将上述光阻图案作为光罩,藉由对上述半导体基板实施蚀刻处理,在上述半导体基板的绝缘膜上复制,且上述第一光罩图案具有复制上述孔图案之第一孔图案的图案,上述第二光罩图案具有规则性配置的数个组件单元,上述数个组件单元分别具有移相器,其系配置在,复制上述孔图案之第二孔图案的图案,于第一方向轴上配置中心的两个主透光图案、复制上述孔图案之第二孔图案的图案,在对上述第一方向垂直交叉之第二方向轴上配置中心的两个主透光图案、配置在上述第一方向轴上,未配置在上述第二方向轴上,将上述第二方向轴作为中心线对称配置的两个辅助透光图案、及上述主透光图案及辅助透光图案其中之一上,使穿透光产生相位差。42.如申请专利范围第41项之半导体积体电路装置的制造方法,其中上述第一光罩图案具有移相器,其系配置在复制上述第一孔图案的数个透光图案、配置在上述数个透光图案间的遮光图案、及夹住上述遮光图案,彼此邻接之上述透光图案其中之一上,使穿透光产生相位差。图式简单说明:图1为本发明一种实施形态之半导体积体电路装置制造步骤中的重要部分平面图。图2为图1之A-A线的剖面图。图3为图1之B-B线的剖面图。图4为图1之C-C线的剖面图。图5为继续图1之半导体积体电路装置制造步骤中的重要部分平面图。图6为图5之A-A线的剖面图。图7为图5之B-B线的剖面图。图8为继续图5之相当于图1之A-A线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图9为继续图5之相当于图1之B-B线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图10为继续图5之相当于图1之C-C线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图11为继续图8~图10之半导体积体电路装置制造步骤中的重要部分平面图。图12为图11之A-A线的剖面图。图13为图11之B-B线的剖面图。图14为图11之C-C线的剖面图。图15为继续图11之相当于图1之A-A线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图16为继续图11之相当于图1之B-B线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图17为继续图15及图16之半导体积体电路装置制造步骤中的重要部分平面图。图18为图17之A-A线的剖面图。图19为图17之B-B线的剖面图。图20为图17之C-C线的剖面图。图21为继续图17之半导体积体电路装置制造步骤中的重要部分平面图。图22为图21之A-A线的剖面图。图23为图21之B-B线的剖面图。图24为图21之C-C线的剖面图。图25为继续图21之半导体积体电路装置制造步骤中的重要部分平面图。图26为图25之A-A线的剖面图。图27为图25之B-B线的剖面图。图28为图25之C-C线的剖面图。图29为继续图25之相当于图1之A-A线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图30为继续图25之相当于图1之B-B线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图31为继续图25之相当于图1之C-C线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图32为继续图29~图31之相当于图1之A-A线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图33为与图32同一步骤时之相当于图1之C-C线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图34为继续图32及图33之半导体积体电路装置制造步骤中的重要部分平面图。图35为图34之A-A线的剖面图图36为图34之C-C线的剖面图。图37为继续图34之相当于图1之A-A线部分之半导体积体电路装置制造步骤中的重要部分剖面图。图38为本发明一种实施形态之半导体积体电路装置制造步骤中使用之曝光装置的说明图。图39为模型显示图38之曝光装置之曝光操作的说明图。图40(a)为用于形成图1等所示之活性区域之光阻图案的重要部分平面图,(b)为(a)之A-A线的剖面图。图41(a)为用于复制图40所示之光阻图案之光罩第一光罩图案的重要部分平面图,(b)为(a)之A-A线的剖面图,(c)为(b)之移相器部份的放大剖面图。图42为图41之光罩图案之电子线描绘资料的平面图。图43显示作为晶圆处理上获得足够解像特性范围内大小之阶梯状图案之光罩图案布局范例的平面图。图44为在光阻膜上仅复制图41之光罩图案时之光阻图案的重要部分平面图。图45(a)为用于复制图40所示之光阻图案之光罩第二光罩图案的重要部分平面图,(b)为(a)之A-A线的剖面图。图46(a)为本发明人检讨之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。图47(a)为本发明人检讨之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。图48为图45之光罩图案的说明图。图49为重叠显示图41之光罩图案与图45之光罩图案的说明图。图50为本实施形态之半导体积体电路装置制造步骤中使用之整个光罩的平面图。图51(a)及(b)显示一种移相光罩类似例之光罩的重要部分剖面图。图52(a)为用于形成图11等所示之接触孔之光阻图案的重要部分平面图,(b)为(a)之A-A线的剖面图。图53(a)为用于形成图11等所示之接触孔之具有第一光罩图案之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。图54为模型显示在正型光阻膜上仅曝光图53之第一光罩图案时之光阻图案的重要部分平面图。图55为模型显示在正型光阻膜上仅曝光图45之第二光罩图案时之光阻图案的重要部分平面图。图56为图53之第一光罩图案资料与图45之第二光罩图案资料重叠状态的说明图。图57(a)为形成图5等所示之字线(闸极)时使用之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。图58(a)为形成图17等所示之资料线用通孔时使用之光罩26的重要部分平面图,(b)为(a)之A-A线的剖面图。图59(a)为形成上述图21等所示之资料线DL时使用之光罩26的重要部分平面图,(b)为(a)之A-A线的剖面图。图60(a)为形成图25等所示之资讯储存电容元件用通孔时使用之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。图61(a)为形成图34等所示之形成孔时使用之光罩的重要部分平面图,(b)为(a)之A-A线的剖面图。 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