| 主权项 |
1.一种叠对标记(Overlay Key),用以实质地提高半导体晶圆曝光制程之良率,该叠对标记至少包含:一内框标记,位于半导体晶圆之第一层中,作为曝光制程中定位标记之基准;以及一外框标记,位于半导体晶圆之第二层中,其中该第二层位于该第一层之上,而且该外框标记包围该内框标记,其中该内框标记具有与该半导体晶圆之第一层电路图案实质相同的特征图案及其尺寸,而且该外框标记具有与该半导体晶圆之第二层电路图案实质相同的特征图案及其尺寸,用以实质有效地减少因曝光设备中透镜(Lens)之彗星像差(Coma Aberration)所造成的像位移(Image Shift)。2.如申请专利范围第1项之叠对标记,其中上述第一层电路之特征图案系为尺寸约0.15-0.25m之接触孔。3.如申请专利范围第2项之叠对标记,其中上述该内框标记之特征图案系为尺寸约0.15-0.25m之孔状阵列。4.如申请专利范围第2项之叠对标记,其中上述第二层电路之特征图案系为线宽约为0.15-0.25m之直线。5.如申请专利范围第4项之叠对标记,其中上述该外框标记之特征图案系为线宽约为0.15-0.25m之直线。6.如申请专利范围第1项之叠对标记,其中上述第一层电路之特征图案系为线宽约为0.15-0.25m之直线。7.如申请专利范围第6项之叠对标记,其中上述该内框标记之特征图案系为线宽约为0.15-0.25m之直线。8.如申请专利范围第6项之叠对标记,其中上述第二层电路之特征图案系为尺寸约0.15-0.25m之接触孔。9.如申请专利范围第8项之叠对标记,其中上述该外框标记之特征图案系为尺寸约0.15-0.25m之孔状阵列。10.一种可实质提高半导体晶圆曝光制程良率之叠对标记,其中该半导体晶圆具有至少一层之电路图案,而且该电路图案之特征尺寸约为0.15-0.25m,该叠对标记至少包含:一内框标记,位于半导体晶圆之第一层中,作为曝光制程中定位标记之基准,其中该内框标记具有与该半导体晶圆之第一层电路图案实质相同的特征图案及其尺寸;以及一外框标记,位于半导体晶圆之第二层中,其中该第二层位于该第一层之上,而且该外框标记包围该内框标记,其中该外框标记具有与该半导体晶圆之第二层电路图案实质相同的特征图案及其尺寸,用以实质有效地减少因曝光设备中透镜之彗星像差所造成的像位移。11.如申请专利范围第10项之叠对标记,其中上述第一层电路之特征图案系为接触孔,因此该内框标记之特征图案系为尺寸约0.15-0.25m之孔状阵列。12.如申请专利范围第11项之叠对标记,其中上述第二层电路之特征图案系为直线,因此该外框标记之特征图案系为线宽约为0.15-0.25m之直线。13.如申请专利范围第10项之叠对标记,其中上述第一层电路之特征图案系为直线,因此该内框标记之特征图案系为线宽约为0.15-0.25m之直线。14.如申请专利范围第11项之叠对标记,其中上述第二层电路之特征图案系为接触孔,因此该外框标记之特征图案系为尺寸约0.15-0.25m之孔状阵列。图式简单说明:第1图 显示曝光机台中光学透镜之彗星像差于曝光步骤中所造成的不良影响之示意图。第2图 显示不同的半导体线宽下彗星像差所形成的不同影响程度之示意图。第3图 显示传统叠对标记框形图案之示意图。第4图 显示本发明叠对标记框形图案之示意图。 |
