| 主权项 |
1.一种制造可微缩化叠堆闸式快闪记忆元件和其阵列的方法,该方法包含了制造非挥发性半导体记忆元件阵列之通道宽度的浅凹槽隔离结构和兼具可大幅调变耦合比之自动对准漂浮闸,该方法至少包含:备妥一个半导体基板;形成一个复层结构,包括依序形成第一热二氧化矽层、第一复晶矽层和第一罩幕氮化矽层;藉成形的第一罩幕光阻蚀刻该复层结构来定义该非挥发性半导体记忆元件阵列的该通道宽度并选择性地去除该第一罩幕氮化矽层、该第一复晶矽层、和该第一热二氧化矽层,接着去除该成形的第一罩幕光阻;堆积第一良好覆盖性二氧化矽层于该成形的复层结构,接着非等向蚀刻该第一良好覆盖性二氧化矽层,在该第一罩幕氮化矽层、该第一复晶矽层和该第一热二氧化矽层的蚀刻后边墙形成第一二氧化矽垫层;自动对准蚀刻该半导体基板,以形成浅凹槽;氧化该半导体基板被蚀刻的凹槽表面,成长第二热二氧化矽层;布植硼杂质入该浅凹槽的半导体基板表面,以形成通道禁通区;堆积一厚的良好覆盖性二氧化矽层于该氧化后的复层结构,填满该蚀刻的浅凹槽并超过该第一罩幕氮化矽层的平面;利用化学-机械磨平(CMP)法将结构平坦化,去除超过该第一罩幕氮化矽层之多余填充的二氧化矽层;自动对准地蚀刻该已平坦化填充二氧化矽层和该第一二氧化矽垫层至d的深度,其中d等于该第一罩幕氮化矽层的厚度t加上该第一复晶矽层的厚度;堆积第一良好覆盖性复晶矽层,接着非等向蚀刻该第一良好覆盖性复晶矽层,在该第一罩幕氮化矽和该第一复晶矽之暴露的边墙形成第一复晶矽垫层(spacers);利用热磷酸湿式化学溶液或活性离子蚀刻法非等向地去除该第一罩幕氮化矽层;堆积第一介电层于该第一复晶矽层、该第一复晶矽垫层和该已蚀刻之平坦化填充二氧化矽层之上;及跨过该第一介电层布植磷(或硼)杂质入该第一复晶矽层和该第一复晶矽垫层。2.如申请专利范围第1项所述之方法,其中上述之半导体基板是具有深离子(retrograde)布植之n井或已隔离之n井和P井或已隔离之P井的P型半导体,而该非挥发性半导体记忆元件阵列制造在该P井或该已隔离之P井上。3.如申请专利范围第1项所述之方法,其中上述之第一热二氧化矽层是作为薄穿透氧化层,其厚度约70至110埃之间。4.如申请专利范围第1项所述之方法,其中上述之第一复晶矽层是作为该非挥发性半导体记忆元件的该自动对准漂浮闸,并自然掺杂(in-situdoped)磷(或硼)杂质浓度约1018至51019/cm3之间,而厚度约300至2000埃之间。5.如申请专利范围第1项所述之方法,其中上述之第一罩幕氮化矽层是作为选择性蚀刻该第一复晶矽层和该第一热二氧化矽层的硬质罩幕,该第一罩幕氮化矽层之该厚度t亦用来调变该第一复晶矽垫层的高度。6.如申请专利范围第1项所述之方法,其中上述之第一良好覆盖性二氧化矽层的厚度约200至500埃之间,而该第一二氧化矽垫层是作为缓冲氧化物垫层,以形成该浅凹槽隔离的通道禁通区和避免该第一热二氧化矽层之两侧的氧化。7.如申请专利范围第1项所述之方法,其中上述之浅凹槽在单晶矽的深度约2000埃至4000埃之间,而该薄第二热二氧化矽层成长于该蚀刻后之单晶矽凹槽表面的厚度约50至150埃之间。8.如申请专利范围第1项所述之方法,其中上述之浅凹槽隔离的该通道禁通区之硼杂质布植可以利用旋转大角度来完成,而该布値的剂量约1013至1014/cm2之间。9.如申请专利范围第1项所述之方法,其中上述之平坦化填充的二氧化矽层之该蚀刻的深度d等于该第一罩幕氮化矽层的厚度t加上该第一复晶矽层的厚度,亦用来进一步调变该非挥发性半导体记忆元件之该自动对准漂浮闸的耦合比。10.如申请专利范围第1项所述之方法,其中上述之第一良好覆盖性复晶矽层是自然掺杂磷(或硼)杂质浓度约1018至51019/cm3之间,其厚度约200埃至500埃之间,而该第一复晶矽垫层的宽度是由该第一复晶矽层的厚度来决定。11.如申请专利范围第1项所述之方法,其中上述之第一介电层可以是二氧化矽-氮化矽-二氧化矽(ONO)之复合层或其他介电层,其等效二氧化矽的厚度约100至200埃之间。12.如申请专利范围第1项所述之方法,其中跨过所述之第一介电层布植磷(或硼)杂质入该第一复晶矽层和该第一复晶矽垫层的剂量约1014至51015/cm2之间。13.如申请专利范围第1项所述之方法,其中更包括利用上述发明之具有该通道禁通区和大幅度调变耦合比之该自动对准漂浮闸的该浅凹槽隔离结构之优点来制造任何结构的该非挥发性半导体记忆元件和阵列。14.如申请专利范围第1项所述之方法,其中更包括利用成形的第二罩幕光阻来去除拟制造其他半导体元件诸如周边互补式金氧半元件区上之该第一介电层和该第一复晶矽层或该第一复晶矽垫层,接着去除该成形的第二罩幕光阻。15.如申请专利范围第14项所述之方法,其中更包括利用成形的第三罩幕光阻,将硼杂质跨过该第一热二氧化矽层布植入该P井中之该单晶矽区,以调整所有n通道金氧半元件的临界电压和抵穿电压,接着去除该成形的第三罩幕光阻;利用成形的第四罩幕光阻,将硼或磷杂质跨过该第一热二氧化矽层布植入该n井中之该单晶矽区,以调整所有P通道金氧半元件的临界电压和抵穿电压,接着去除该成形的第四罩幕光阻。16.如申请专利范围第15项所述之方法,其中更包括氧化暴露的该第一热二氧化矽层成长第三热二氧化矽层。17.如申请专利范围第16项所述之方法,其中上述之第三热二氧化矽层是作为该互补式金氧半元件之闸介电层,其厚度约200至400埃之间。18.如申请专利范围第16项所述之方法,其中更包括堆积第二复晶矽层,接着堆积一矽化物层以作为该非挥发性半导体记忆元件之复晶矽化(polycide)控制闸和该互补式金氧半元件之复晶矽化闸。19.如申请专利范围第18项所述之方法,其中上述之第二复晶矽层是自然掺杂磷(或硼)杂质浓度约1018至51019/cm3之间,而其厚度约1000至2000埃之间。20.如申请专利范围第18项所述之方法,其中上述之矽化物层可以是矽化钨(WSi2)层或其他折光金属矽化物诸如矽化钛(TiSi2)、矽化钽(TaSi2)、矽化钼(MoTi2)或矽化钴(CoSi2)等,而其厚度约1000至2000埃之间。21.如申请专利范围第18项所述之方法,其中更包括下述方法以便同时制造可微缩化叠堆闸式快闪记忆元件和其阵列及周边互补式金氧半元件,该方法至少包括:形成一个复层罩幕结构,包括依序堆积第二罩幕氮化矽层和第一罩幕复晶矽层;藉成形的第五罩幕光阻蚀刻该复层罩幕结构,以所使用技术的最小线宽()来定义该叠堆闸式快闪记忆元件的间距及定义该叠堆闸式快闪记忆元件的虚拟闸长度(Lv),其中该虚拟闸长度等于二个叠堆闸式快闪记忆元件之闸长度(2L)加上一个源或泄扩散窗口(),接着选择性蚀刻该第一罩幕复晶矽层及去除成形的第五罩幕光阻;堆积厚度等于L的第二良好覆盖性二氧化矽层,接着非等向蚀刻该第二良好覆盖性二氧化矽层,在该已蚀刻之第一罩幕复晶矽层的边墙形成第二二氧化矽垫层,其中该第二二氧化矽垫层的宽度等于L,而L比该使用技术之该最小线宽小;利用非等向蚀刻去除该蚀刻后的第一罩幕复晶矽层,留下该第二二氧化矽垫层作为该叠堆闸式快闪记忆元件之该闸长度的硬质罩幕;藉成形的第六罩幕光阻定义所有该互补式金氧半元件之闸长度,接着非等向蚀刻该第二罩幕氮化矽层能去除该第一二氧化矽垫层,然后去除该成形的第六罩幕光阻;自动对准地非等向蚀刻该矽化物层、该第二复晶矽层、该第一介电层、该第一复晶矽层和该第一复晶矽垫层,以形成该叠堆闸式快闪记忆元件和该周边互补式金氧半元件的闸区;氧化该已蚀刻之第一复晶矽层和该已蚀刻之第二复晶矽层的边墙,成长薄第一复晶矽氧化层;藉成形的第七罩幕光阻,布植硼杂质以形成所有该互补式金氧半元件中之所有该P通道金氧半元件的淡掺杂源和泄扩散区,接着去除该成形的第七罩幕光阻;藉成形的第八罩幕光阻,布植磷杂质以形成该互补式金氧半元件中之所有该n通道金氧半元件的淡掺杂源和泄扩散区,接着去除该成形的第八罩幕光阻;藉成形的第九罩幕光阻,布植砷杂质以形成该叠堆闸式快闪记忆元件之中度掺杂(mid-doped)源和泄扩散区,接着去除该成形的第九罩幕光阻;及堆积第一良好覆盖性氮化矽层,接着非等向蚀刻该第一良好覆盖性氮化矽层,在所有该叠堆闸式快闪记忆元件和该互补式金氧半元件之边墙形成第一氮化矽垫层。22.如申请专利范围第21项所述之方法,其中上述之第二罩幕氮化矽层的厚度约500至1500埃之间。23.如申请专利范围第21项所述之方法,其中上述之第一罩幕复晶矽层的厚度约500至2500埃之间。24.如申请专利范围第21项所述之方法,其中上述之P通道金氧半元件之该淡掺杂源和泄扩散区之该硼杂质的布植剂量约10l3至1014/cm2之间。25.如申请专利范围第21项所述之方法,其中上述之n通道金氧半元件之该淡掺杂源和泄扩散区之该磷杂质的布植剂量约1013至1014/cm2之间。26.如申请专利范围第21项所述之方法,其中上述之叠堆闸式快闪记忆元件之该中度掺杂泄和源扩散区之该砷杂质的布植剂量约1014至1015/cm2之间。27.如申请专利范围第21项所述之方法,其中上述之第一良好覆盖性氮化矽层的厚度约300至1000埃之间。28.如申请专利范围第21项所述之方法,其中更包括下述方法以便制造具有共同埋层源(common buried-source)之NOR型叠堆闸式快闪记忆元件阵列和周边互补式金氧半元件,该方法至少包括:藉一个非严谨对准(non-critical alignment)之微影成形的第十罩幕光阻形成共同埋层源之窗口,接着自动对准地去除该浅凹槽隔离的场氧化物层和该叠堆闸式快闪记忆元件之该高掺杂源扩散区上之该第一热二氧化矽层,然后布植磷或砷杂质以形成高掺杂源扩散区和共同埋层源的高掺杂扩散区,接着去除该成形的第十罩幕光阻;氧化该已蚀刻共同埋层源之单晶矽表面,成长第四热二氧化矽层,其厚度约50至150埃之间;藉成形的第十一罩幕光阻,布植硼杂质以形成所有该P通道金氧半元件之高掺杂源和泄扩散区,接着去除该成形的第十一罩幕光阻;藉成形的第十二罩幕光阻,布植砷杂质以形成所有该n通道金氧半元件之高掺杂源和泄扩散区和该叠堆闸式快闪记忆元件阵列之高掺杂源和泄及共同埋层源扩散区,接着去除该成形的第十二罩幕光阻,其中该高掺杂质的布植剂量约1015至51015/cm2之间;执行热退火以活化该布植的杂质和消除布植所引起的瑕疵;自动对准地去除该叠堆闸式快闪记忆元件阵列之该高掺杂泄和源/共同埋层源扩散区上之该第一和第四热二氧化矽层及该周边互补式金氧半元件之该高掺杂源和泄扩散区上的第三热二氧化矽层;堆积一钛金属层在所有的结构表面上,接着在氮气的环境下快速退火,在该高掺杂扩散区之暴露单晶矽表面形成矽化钛层,而在所有的表面形成氮化钛层;利用氨水:双氧水:纯水(1:1:5)溶液选择性地去除氮化钛,然后在氩气的环境下退火,以降低该矽化钛层的电阻;堆积一厚的介电层,接着利用CMP将结构表面平坦化,其中该厚的介电层可以是CVD二氧化矽层或硼磷掺杂玻璃(BPSG)层;藉成形的第十三罩幕光阻,去除该平坦化之厚介电层,以形成接触洞(contact holes),接着去除该成形的第十三罩幕光阻,然后加热使该厚介电层流动,将洞口圆形化;堆积氮化钛层以作为障碍金属(barrier metal),接着堆积钨以作为金属栓(metal plugs),然后藉CMP法将该平坦化介电层上之该氮化钛和该钨去除且加予平坦化;堆积M1金属层,并利用成形的第十四罩幕光阻蚀刻该M1金属层以形成M1金属连线层,然后去除该成形的第十四罩幕光阻,其中每一行之该叠堆闸式快闪记忆元件的泄极利用第一层M1金属连线连接,以形成位元线(bit line),而该叠堆闸式快闪记忆元件的源极藉矽化钛共同埋层源扩散区接到地线;堆积第一金属间介电层于该第一层M1金属连线之上,接着CMP平坦化、藉成形的第十五罩幕光阻蚀刻第一金属间介电层的连线洞(vias)、去除该成形的第十五罩幕光阻、堆积障碍金属和栓金属、CMP平坦化、堆积M2金属层、藉成形的第十六罩幕光阻蚀刻M2金属层,以形成第二层M2金属连线,然后去除该成形的第十六罩幕光阻;重复与第二层M2连线的相同制程,以形成第N层MN金属连线,其中N=3,4,5,6,‥‥,视需要来决定;及堆积一厚的保护介电层(passivation layer),接着利用成形的第十七罩幕光阻蚀刻焊线洞,以露出焊线垫(bonding pads),然后去除该成形的第十七罩幕光阻。29.如申请专利范围第21项所述之方法,其中更包括下述方法以便制造NAND型叠堆闸式快闪记忆元件阵列和周边互补式金氧半元件,该方法至少包括:藉成形的第十八罩幕光阻,布植硼杂质以形成所有该P通道金氧半元件之高掺杂源和泄扩散区,接着去除该成形的第十八罩幕光阻,藉成形的第十九罩幕光阻,布植砷杂质以形成所有该n通道金氧半元件和该叠堆闸式快闪记忆元件之高掺杂源和泄扩散区,接着去除该成形的第十九罩幕光阻,其中该高掺杂质的布植剂量约1015至51015/cm3之间;执行热退火来活化该布植的掺杂质和消除该布植所引起的瑕疵;自动对准地去除该周边互补式金氧半元件之该高掺杂源和泄扩散区上的该第三热二氧化矽层和该叠堆闸式快闪记忆元件之该高掺杂源和泄扩散区上的该第一热二氧化矽层;堆积钛金属层于所有结构的表面上,接着在氮气的环境下快速退火,在该高掺杂扩散区内之暴露单晶矽表面形成矽化钛层,而在所有的结构表面形成氮化钛层;利用氨水:双氧水:纯水(1:1:5)溶液选择性蚀刻该氮化钛层,然后在氩气的环境下快速退火,来降低该矽化钛的电阻;堆积一厚介电层并利用CMP法将所有的结构表面平坦化,其中该厚介电层可以是CVD二氧化矽层或硼磷掺杂的玻璃;藉成形的第二十罩幕光阻蚀刻该平坦化厚介电层,以形成接触洞,接着去除该成形的第二十罩幕光阻,然后加热使该接触洞流动并圆形化;堆积氮化钛层以作为障碍金属,堆积钨金属以作为栓金属,接着利用CMP法将整个结构平坦化,去除该平坦化厚介电层之平面上的该氮化钛层和该钨层;堆积M1金属层,接着利用成形的第二十一罩幕光阻,以形成M1金属连线,然后去除该成形的第二十一罩幕光阻,其中一系列的该叠堆闸式快闪记忆元件以钛矽化之高掺杂源/泄扩散区串接成字元,而其串接字元的两端分别接至分立的选择金氧半元件,其中一端的该选择金氧半元件的泄极利用该第一层M1金属连线接到位元线,而另一端的该选择金氧半元件的源极利用该第一层M1接到地线;堆积第一金属间介电层于该第一层M1金属连线之上,接着利用CMP平坦化,利用成形的第二十二罩幕光阻蚀刻第一金属间介电层的连线洞,去除该成形的第二十二罩幕光阻,堆积障碍金属层和堆积栓金属,利用CMP平坦化,堆积M2金属层,并利用成形的第二十三罩幕光阻蚀刻M2金属层以形成第二层M2金属连线,然后去除该成形的第二十三罩幕光阻;重复如第二层M2金属连线的同样制程步骤,以形成第N层MN金属连线,其中N=3,4,5,6..‥,视需要来决定;及堆积厚保护介电层,接着利用成形的第二十四罩幕光阻蚀刻该厚保护介电层来形成焊接窗口,以露出焊接垫,然后去除该成形的第二十四罩幕光阻。30.如申请专利范围第28或第29项所述之方法,其中上述之钛金属可以利用其他折光金属取代,诸如钽、钴或钼等。31.如申请专利范围第28或第29项所述之方法,其中上述之MN金属连线可以是铝或铝合金或铜等。32.如申请专利范围第28或第29项所述之方法,其中上述之金属间介电层可以是CVD二氧化矽层或低介电常数的介电层。图式简单说明:图一A至图一C分别揭示传统叠堆闸式快闪记忆元件阵列之通道长度方向和通道宽度方向的部份剖面图及部份上视平面图;图二A至图二C分别揭示本发明之叠堆闸式快闪记忆元件阵列之通道长度方向和通道宽度方向的部份剖面图及部份上视平面图;图三A至图三D分别揭示本发明之叠堆闸式快闪记忆元件阵列在宽度方向之浅凹槽隔离的制程与结构之剖面图;图四A至图四H揭示本发明同时制造可微缩化叠堆闸式快闪记忆元件阵列和周边互补式元件之制程和结构的剖面图;图五A至图五C揭示本发明同时制造NOR型架构之可微缩化叠堆闸式快闪记忆元件阵列和周边互补式元件之接续图四的制程和结构的剖面图;以及图六A至图六B揭示本发明同时制造NAND型架构之可微缩化叠堆闸式快闪记忆元件阵列和周边互补式元件接续图四的制程和结构的剖面图。 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