| 主权项 |
1.一种快闪记忆体单元,包含:复数个多准位单元,各该单元含一浮动闸极,一通道及隧道氧化物,其中各该单元能根据一利用实质地存在于该隧道氧化物与该浮动闸极间之实质均匀之电位的方法予以程式规划。2.如申请专利范围第1项之快闪记忆体单元,其中各该多准位单元为单电晶体记忆体单元。3.如申请专利范围第2项之快闪记忆体单元,其中各该多准位单元为双电晶体记忆体单元。4.如申请专利范围第1项之快闪记忆体单元,其中各该多准位单元能储存2n个状态,其中n系大于或等于2之整数。图式简单说明:第1图描绘根据本发明快闪记忆体单元之部分示意/部分横剖面视图;第2图描绘渐增之临限电压Vt相对渐增之程式规划/抹除循环数目(#循环)之图示/图形;第3图描绘用于单一电晶体(1T)多准位单元之渐增的临限电压Vt相对渐增之程式规划/抹除循环数目之图示/图形;以及第4图系方块图,显示连接于n个(其中n为正整数)感测放大器50以用于确定各相结合状态之二进位准位(逻辑0或逻辑1)之记忆体单元48。 |
