| 主权项 |
1.一种半导体结晶之制造方法,其系利用横方向结晶生长作用,藉由在由矽(Si)所形成之底层基板上生长由III族氮化物系化合物半导体所构成之半导体结晶A,而制得半导体基板之方法,其特征在于,具有下述诸步骤:反应防止步骤,于上述底层基板上,形成融点或耐热性高于上述半导体结晶A之晶质材料B所构成的反应防止层膜;突起部形成步骤,经由化学性或物理性的蚀刻,以在形成有上述反应防止层膜之一侧的单面上不使上述底层基板露出而自上述反应防止层形成多数个突起部;以及结晶生长步骤,以上述突起部的表面之至少一部份作为上述半导体结晶A开始结晶生长之最初的生长面,使上述半导体结晶A进行结晶生长直到此生长面相互连结至少成为连贯的平面为止。2.如申请专利范围第1项之半导体结晶之制造方法,其中,上述半导体结晶A系由可满足组成式「AlxGayIn(1-x-y)N(0≦x<1,0<y≦1,x+y≦1)」之III族氮化物系化合物半导体所构成。3.如申请专利范围第1项之半导体结晶之制造方法,其中,用以形成上述反应防止层之上述晶质材料B,系由碳化矽(SiC)、氮化铝(AlN)、或尖晶石(MgAl2O4)所构成。4.如申请专利范围第1项之半导体结晶之制造方法,其中,用以形成上述反应防止层之上述晶质材料B,系由铝组成比至少为0.30以上之AlGaN、AlInN、或AlGaInN所构成。5.如申请专利范围第1项之半导体结晶之制造方法,其中,藉由使上述生长面向横方向生长并使彼此相互连结,在上述突起部间形成未积层上述半导体结晶A之空洞。6.如申请专利范围第1项之半导体结晶之制造方法,其中,使上述突起部间的上述反应防止层的谷部之膜厚形成为0.1m以上2m以下。7.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,使上述突起部的纵方向的高度形成为0.5m以上20m以下。8.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,使上述突起部的横方向的粗度、宽度或直径形成为0.1m以上10m以下。9.如申请专利范围第1项之半导体结晶之制造方法,其更具有下述之分离步骤:藉由将上述半导体结晶A与上述底层基板冷却或加热,使其基于上述半导体结晶A与上述底层基板之热膨胀系数差而发生应力,藉由利用此应力使上述突起部断裂,而使上述半导体结晶A与上述底层基板分离。10.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述结晶生长步骤中使上述半导体结晶A积层50m以上。11.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述结晶生长步骤中,调整上述III族氮化物系化合物半导体的原料供给量q,藉由以上作业以使在上述底层基板的上述突起部间之谷部至少一部份的被浸蚀区域之上述III族氮化物系化合物半导体的结晶生长速度a、与在上述突起部的头顶部之结晶生长速度b之间的差分(b-a),控制于大致最大値。12.如申请专利范围第11项之半导体结晶之制造方法,其中,将上述原料供给量q设定于1mol/min以上100mo1/min以下。13.如申请专利范围第1项之半导体结晶之制造方法,其中,在上述突起部形成步骤后具有下述步骤:至少于上述突起部的表面形成由「AlxGa1-xN(0<x≦1)」所构成之缓冲层C。14.如申请专利范围第13项之半导体结晶之制造方法,其中,使上述缓冲层C的膜厚形成为0.01m以上1m以下。15.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,上述突起部系以大致等间隔或大致一定周期配置之方式来形成上述突起部。16.如申请专利范围第15项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,在1边为0.1m以上的大致正三角形为基调之2次元三角格子的格子点上形成上述突起部。17.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,上述突起部之水平截面形状为大致正三角形、大致正六角形、大致圆形、大致矩形、大致菱形、或大致平行四边形。18.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述突起部形成步骤中,使上述突起部的配置间隔形成0.1m以上10m以下。19.如申请专利范围第1项之半导体结晶之制造方法,其中,于上述反应防止步骤中,在上述底层基板上的表里两面形成上述反应防止层膜。20.一种III族氮化物系化合物半导体元件,其特征为:具有以使用申请专利范围第1项之半导体结晶之制造方法所制造的上述半导体结晶作为结晶生长基板者。21.一种III族氮化物系化合物半导体元件,其特征为:以使用申请专利范围第1项之半导体结晶之制造方法所制造的上述半导体结晶作为结晶生长基板,上述半导体结晶系藉由在其上进行结晶生长而制造者。图式简单说明:图1为用以例示性地说明本发明之基本概念之半导体结晶之制造步骤之示意截面图。图2为本发明之实施例之底层基板(矽基板)的部分的断片之示意性的立体图(a)、俯视图(b)及截面图(c)。图3为经成膜成缓冲层C(AlGaN层)之底层基板之示意性的立体图(a)、俯视图(b)及截面图(c)。图4为经积层成半导体基板(半导体结晶A)之底层基板之示意性的立体图(a)、俯视图(b)及截面图(c)。图5为用以例示在矽基板(底层基板)上进行结晶生长之习知的半导体结晶之示意截面图。 |
