| 主权项 |
1.一种半导体记忆装置,其特征在于,包含有:多数记忆格;对应上述多数记忆格配设之一对位元线;放大上述一对位元线之信号之放大电路;及传送由上述放大电路放大之信号之信号传送线,上述一对位元线,系形成在半导体基板之主面上之第1层,配置成向上述主面之第1方向延伸,上述信号传送线、系形成在位于较上述第1层为上层之第2层,配置成向上述第1方向延伸,上述信号传送线系配置成,上述一对位元线之一方与上述信号传送线间之电容,与上述一对位元线之另一方与上述信号传送线间之电容实质上相同。2.如申请专利范围第1项之半导体记忆装置,其中,在上述一对位元线之长度之大体上中央附近弯折上述信号传送线,而配置在与上述一对位元线不同之另一对位元线上。3.一种半导体记忆装置,包含有:形成在半导体基板之主面之多数记忆格;形成在上述半导体基板之主面上之第1层,连接在上述多数记忆格之一对位元线;形成在上述半导体基板之主面,连接在上述一对位元线之放大电路;以及,形成在位于较上述半导体基板之主面上之上述第1层为上层之第2层,用以传送由上述放大电路放大之信号之信号传送线,上述一对位元线及上述信号传送线系配置成,在上述半导体基板之主面上之第1方向延伸,其特征在于,在垂直于上述半导体基板之主面之虚拟截面,由上述一对位元线之一方之截面中心,上述一对位元线之另一方之截面中心,及上述信号传送线之截面中心为顶点形成之三角形,系连结上述一对位元线之截面中心与上述信号传送线之截面中心之两边之距离大体上相等之二等边三角形。4.如申请专利范围第3项之半导体记忆装置,其中,在上述一对位元线之长度之大体上中央附近弯折上述信号传送线,而配置在与上述一对位元线不同之另一对位元线上。5.一种半导体记忆装置,其特征在于,包含有:字线;多数位元线对;连接在上述字线及上述多数位元线对之多数记忆格;及传送选择上述多数记忆格用之位址信号之信号传送线,上述多数位元线对,系形成在上述半导体基板之主面上之第1层,配置成向上述主面之第1方向延伸,上述信号传送线,系形成在位于较上述第1层为上层之第2层,配置成向上述第1方向延伸,上述信号传送线系配置成,上述多数位元线对所含之第1位元线对之一方与上述信号传送线间之电容,与上述第1位元线对之另一方与上述信号传送线间之电容实质上相同。6.如申请专利范围第5项之半导体记忆装置,其中,在上述一对位元线之长度之大体上中央附近弯折上述信号传送线,而配置在与上述一对位元线不同之另一对位元线上。7.一种半导体记忆装置,其特征在于,包含有:多数字线;多数位元线对;连接在上述多数字线及上述多数位元线对之多数记忆格;及放大从上述多数记忆格读出到上述多数位元线对之信号之多数放大电路;以及,选择上述多数字线中之一条字线后,至从连接在上述被选择之一条字线之多数记忆格读出之信号由上述多数放大电路加以放大至一定电位之间,传送该信号位准会变化之信号之信号传送线,上述多数位元线对,系形成在上述半导体基板之主面上之第1层,配置成向上述主面之第1方向延伸,上述信号传送线,系形成在位于较上述第1层为上层之第2层,配置成向上述第1方向延伸,上述信号传送线系配置成,上述多数位元线对所含之第1位元线对之一方与上述信号传送线间之电容,与上述第1位元线对之另一方与上述信号传送线间之电容实质上相同。8.如申请专利范围第7项之半导体记忆装置,其中,在上述一对位元线之长度之大体上中央附近弯折上述信号传送线,而配置在与上述一对位元线不同之另一对位元线上。9.如申请专利范围第7项或第8项之半导体记忆装置,其中,上述信号传送线系用以传送,上述多数放大电路中之一个电路所放大之信号。10.如申请专利范围第7项或第8项之半导体记忆装置,其中,上述信号传送线系用以传送,选择上述多数位元线对中之一对位元线对用之位址信号中之一个信号。图式简单说明:第1图系本发明一实施形态之SRAM之方块图。第2图系本发明一实施形态之SRAM之记忆格之等效电路图。第3图系表示本发明一实施形态之SRAM之记忆格之布置之矽晶片平面图。第4图系放大第3图所示记忆格阵列之方块图。第5图系进一步放大第4图所示记忆格阵列之方块图。第6图系第4图所示记忆格阵列内之MAT之放大方块图。第7图系第6图所示MAT及其近旁之周边电路之电路图。第8图系连接在第6图所示之MAT之MAT、COL逻辑电路之电路图。第9图系表示第8图所示MAT、COL逻辑电路内之行解码电路之电路图。第10图系表示从垂直于形成记忆格阵列之基板之面所视之互补性位元线,与其近旁之互补性第2整体位元线之位置关系之虚拟截面图。第11图系表示互补性第2整体位元线之一部分之平面图。第12图系从垂直于形成记忆格阵列之基板之面所视之互补性位元线,与其近旁之MAT选择信号线之位置关系之虚拟截面图。第13图系从垂直于形成记忆格阵列之基板之面所视之互补性位元线,与其近旁之整体位元线之位置关系之虚拟截面图。第14图系表示本发明其他实施形态之SRAM之配线布置之记忆格阵列之方块图。第15图系表示本发明其他实施形态之SRAM之配线布置之记忆格阵列之方块图。第16图系表示本发明其他实施形态之SRAM之配线布置之记忆格阵列之方块图。第17图系表示本发明其他实施形态之SRAM之周边电路之方块图。第18图系表示本发明其他实施形态之SRAM之周边电路之方块图。第19图系表示本发明其他实施形态之SRAM之周边电路之方块图。 |
