| 主权项 |
1.一种半导体装置,系包含有:第1半导体晶片,系于一面具有第1端子者;第2半导体晶片,系较前述第1半导体晶片大,并与前述第1半导体晶片重叠且于一面具有第2端子者;绝缘膜,系形成于前述第2半导体晶片上而包覆前述第1半导体晶片者;多数通孔,系形成于前述绝缘膜上者;通路,系于前述通孔之内周面及底面呈膜状形成,且与前数第1端子及前述第2端子中至少一方呈电性连接并具有导电性者;第1布线图案,系形成于前述绝缘膜之上面上者;及外部端子,系形成于前述第1布线图案上者。2.如申请专利范围第1项之半导体装置,其系将前述第1端子与前述第2端子朝向同一方向而使前述第1半导体晶片载置于前述第2半导体晶片上。3.如申请专利范围第2项之半导体装置,其中该第1半导体晶片之前述第1端子系藉由导电性线圈而与前述第2半导体晶片之前述第2端子相连接。4.如申请专利范围第2项或第3项之半导体装置,其中该第1半导体晶片之前述第1端子,系藉由前述第1布线图案及前述通路而与前述第2半导体晶片之前述第2端子做电性连接。5.如申请专利范围第2项之半导体装置,其中该第1半导体晶片系藉由接着剂而载置于前述第2半导体晶片上。6.如申请专利范围第1项之半导体装置,其中该第1半导体晶片与该第2半导体晶片,系令具有前述第1端子之面与具有前述第2端子之面相互对向而重叠者。7.如申请专利范围第6项之半导体装置,其中该第2半导体晶片上系形成有一与前述第2端子呈电性连接之第3布线图案,并进而使该第3布线图案藉由导电材料与前述第1半导体晶片之前述第1端子相连接。8.如申请专利范围第1项之半导体装置,其中于该第1端子与该第2端子中至少一方上形成有第2布线图案,且前述通路系形成于该第2布线图案上。9.如申请专利范围第1项之半导体装置,其中该第1端子、该第2端子中至少一方系藉由包覆导电层而与前述通路相连接。10.如申请专利范围第1项之半导体装置,其中该通路与该第1布线图案系相连接者。11.如申请专利范围第1项之半导体装置,其中前述通孔内,该通路系藉由绝缘膜而埋入。12.如申请专利范围第1项之半导体装置,其中该第1布线图案,除与前述外部端子连接之部分外皆以包覆绝缘膜覆盖于前述绝缘膜上。13.如申请专利范围第1项之半导体装置,其中前述通孔内,该通路之上与前述第1布线中除与前述外部端子连接之部分以外之领域上,系以相同之绝缘膜包覆。14.如申请专利范围第1项之半导体装置,其中该第2半导体晶片之侧面系呈露出之状态。15.一种半导体装置之制造方法,系包含有下列程序,即:将具有第1端子之第1半导体晶片装设于较第1半导体晶片大且具有第2端子之半导体基板上;于前述半导体基板上形成用以包覆前述第1半导体晶片之绝缘膜;于前述绝缘膜上形成通孔;于前述通孔内与前述绝缘膜上形成导电膜;将前述导电膜形成图案而作为通路留在前述通孔内,并于前述绝缘膜上形成布线;及于前述第1布线上连接外部端子。16.如申请专利范围第15项之半导体装置之制造方法,其中该第1端子与该第2端子中至少一方上形成金属图案,并于该金属图案上形成前述通孔。17.如申请专利范围第16项之半导体装置之制造方法,其中该金属图案系布线图案。18.如申请专利范围第15项之半导体装置之制造方法,其中该通孔之形成系以雷射照射法、微影成像法、钻孔法中之任一种形成者。19.如申请专利范围第15项之半导体装置之制造方法,其中该导电膜系一藉电镀法形成之金属膜。20.如申请专利范围第15项之半导体装置之制造方法,其中该绝缘膜系环氧树脂或聚醯亚胺树脂。图式简单说明:第1图所示者系习知构造之半导体装置之截面图。第2(a)~(c)图系本发明之第1实施型态相关之半导体装置之制造程序(其1)。第3(a)~(c)图系本发明之第1实施型态相关之半导体装置之制造程序(其2)第4(a)、(b)图系本发明之第1实施型态相关之半导体装置之制造程序(其3)。第5(a)、(b)图系本发明之第1实施型态相关之半导体装置之制造程序(其4)。第6(a)图所示者系构成本发明第1实施型态相关之半导体装置之半导体晶圆之截面图。第6(b)图所示者系构成本发明第1实施型态相关之半导体装置之半导体装置晶片之截面图。第7图所示者系本发明之第1实施型态相关之半导体装置之截面图。第8图系本发明之第1实施型态相关之具有多层布线构造之半导体装置之截面图。第9(a)、(b)图系本发明之第2实施型态相关之半导体装置之制造程序截面图(其1)。第10图所示者系本发明之第2实施型态相关之半导体装置之截面图。第11(a)~(c)图系本发明之第3实施型态相关之半导体装置之制造程序截面图(其1)。第12(a)、(b)图系本发明之第3实施型态相关之半导体装置之制造程序截面图(其2)。第13(a)、(b)图系本发明之第3实施型态相关之半导体装置之制造程序截面图(其3)。第14图所示者系本发明之第3实施型态相关之半导体装置之截面图。第15图所示者系本发明之第4实施型态相关之第1半导体装置之截面图。第16图所示者系本发明之第4实施型态相关之第2半导体装置之截面图。 |
