| 主权项 |
1.一种半导体记忆装置,系具有移位冗余机能者,该半导体记忆装置包含有:位址输入电路,系用以接收位址信号之输入者;驱动电路,系用以因应前述位址信号而驱动记忆体阵列者;信号线,系用以连结前述位址输入电路与前述驱动电路者;冗余电路,系配置于前述驱动电路附近,且用以藉包含冗余线路之另一线路取代存在于前述记忆体阵列之不良线路者;不良线路资讯储存电路,系用以储存显示前述不良线路之资讯者;及供给电路,系用以将储存于前述不良线路资讯储存电路之资讯,经由前述信号线而供给于前述冗余电路者。2.如申请专利范围第1项之半导体记忆装置,其中该供给电路,于起动半导体记忆装置时,系经由前述信号线而将显示前述不良线路之资讯供给于前述冗余电路。3.如申请专利范围第2项之半导体记忆装置,其中该冗余电路系具有一用以记忆前述资讯之记忆电路。4.一种半导体记忆装置,系具备多数个具有驱动电路及记忆体阵列之副块者,该半导体记忆装置包含有:不良线路资讯储存电路,系用以将显示存在于前述副块之不良线路之资讯储存于副块单位者:及冗余电路,系用以根据储存于前述不良线路资讯储存电路之资讯,而藉包含冗余线路之另一线路取代存在于各副块之不良线路者。5.如申请专利范围第4项之半导体记忆装置,其中该不良线路资讯储存电路系多数副块共用。6.如申请专利范围第5项之半导体记忆装置,其中该共有前述不良线路资讯储存电路之多数副块,系并列于与前述线路垂直相交之方向上。7.如申请专利范围第5项之半导体记忆装置,其中该副块系划分成多数部分,且前述冗余电路系于各个前述多数部分执行冗余处理。8.如申请专利范围第4项之半导体记忆装置,其中该不良线路资讯储存电路系配置成与前述不良线路平行之前述副块之一边相邻接。9.如申请专利范围第4项之半导体记忆装置,其中该冗余电路系配置于前述副块附近,且,该半导体记忆装置并具有:位址输入电路,系用以接收位址信号之输入者;驱动电路,系用以因应前述位址信号而驱动副块者;信号线,系用以连结前述位址输入电路与前述驱动电路者;及供给电路,系用以将储存于前述不良线路资讯储存电路之资讯经由前述信号线而供给于前述冗余电路者。10.如申请专利范围第8项之半导体记忆装置,其中该驱动电路系沿前述副块之一边配置,而,前述信号线则与前述驱动电路平行配置。图式简单说明:第1图:说明本发明动作原理之原理图。第2图:例示本发明第1实施型态之构造。第3图:说明第2图所示之第1实施型态之动作。第4图:说明第2图所示之第1实施型态之动作。第5图:例示本发明第2实施型态之构造。第6图:说明第5图所示之第2实施型态之动作。第7图:例示本发明第3实施型态之构造。第8图:例示第7图所示之虚线所围绕之部分的详细构造。第9图:说明习知之移位冗余之概要。第10图:说明习知之移位冗余之概要。第11图:例示习知之半导体记忆装置之构造。第12图:说明第11图所示之电路形成于半导体基板上时之电路图之概略。第13图:说明由多数副块构成之半导体记忆装置中之移位冗余之一例。第14图:说明由多数副块构成之半导体记忆装置中之移位冗余之一例。 |
