| 主权项 |
1.一种静电放电防护方法,包含:至少一组包含一第一矽晶二极体与一第二矽晶二极体之双向矽晶二极体,其中该第一矽晶二极体的一n型区域与该第二矽晶二极体的一p型区域电性耦合,该第一矽晶二极体的一p型区域与该第二矽晶二极体的一n型区域电性耦合,其中该至少一组双向矽晶二极体对正的静电放电或负的静电放电讯号反应。2.如申请专利范围第1项之静电放电防护方法,其中该至少一组双向矽晶二极体包含一个或复数个串接耦合之双向矽晶二极体。3.如申请专利范围第1项之静电放电防护方法,其中该第一矽晶二极体包含一中央矽区域,该中央矽区域置于该第一矽晶二极体n型区域与p型区域之间,并且与该n型区域以及该p型区域相邻。4.如申请专利范围第1项之静电放电防护方法,其中该第二矽晶二极体包含一中央矽区域,该中央矽区域置于该第二矽晶二极体n型区域与p型区域之间,并且与该n型区域以及该p型区域相邻。5.如申请专利范围第1项之静电放电防护方法,更进一步包含:一第一隔绝结构;以及一与第一隔绝结构不直接相邻的第二隔绝结构;其中该第一矽晶二极体的p型区域与该第一隔绝结构重叠,且该第一矽晶二极体的n型区域与该第二隔绝结构重叠。6.如申请专利范围第5项之静电放电防护方法,更进一步包含一位于井区内的扩散区域,该扩散区域与该第一隔绝结构或该第二隔绝结构其中一个相邻,其中,该扩散区域与该井区所掺杂的杂质为相同形式。7.如申请专利范围第1项之静电放电防护方法,更进一步包含:一第三隔绝结构;以及一与第三隔绝结构不直接相邻的第四隔绝结构;其中该第二矽晶二极体的p型区域与该第三隔绝结构重叠,且该第二矽晶二极体的n型区域与该第四隔绝结构重叠。8.如申请专利范围第7项之静电放电防护方法,更包含一位于井区内的扩散区域,该扩散区域与该第三隔绝结构或该第四隔绝结构其中一个相邻,其中,该扩散区域与该井区所掺杂的杂质为相同形式。9.如申请专利范围第1项之静电放电防护方法,其中该第一矽晶二极体包含n个串联耦合矽晶二极体,且该第二矽晶二极体包含m个串联耦合矽晶二极体,其中n与m是介于1到无穷大的整数。10.如申请专利范围第9项之静电放电防护方法,其中n不等于m。11.如申请专利范围第1项之静电放电防护方法,更进一步包含一第一电压源与一第二电压源,该组双向矽晶二极体的一端耦合至该第一电压源,而另一端耦合至该第二电压源,其中,该第一电压源为VDD,而该第二电压源为VSS。12.一种静电放电防护装置,包含:至少一组包含一第一绝缘层上矽之矽晶二极体与一第二绝缘层上矽之矽晶二极体之双向矽晶二极体,其中该第一绝缘层上矽之矽晶二极体的一n型区域与该第二绝缘层上矽之矽晶二极体的一p型区域电性耦合,该第一绝缘层上矽之矽晶二极体的一p型区域与该第二绝缘层上矽之矽晶二极体的一n型区域电性耦合,其中该至少一组双向矽晶二极体对正的静电放电或负的静电放电讯号反应。13.如申请专利范围第12项之静电放电防护装置,其中该至少一组双向矽晶二极体包含一个或复数个串接耦合之双向矽晶二极体。14.一种积体电路,包含:一讯号焊垫;一第一电压源;以及一耦合到该第一电压源的第一静电放电箝制电路,具有至少一组双向矽晶二极体,该双向矽晶二极体包含一第一矽晶二极体与一第二矽晶二极体,其中该第一矽晶二极体的一n型区域与该第二矽晶二极体的一p型区域电性耦合,该第一矽晶二极体的一p型区域与该第二矽晶二极体的一n型区域电性耦合,且其中该至少一组双向矽晶二极体对正的静电放电或负的静电放电讯号反应。15.如申请专利范围第14项之电路,其中该至少一组双向矽晶二极体包含一个或复数个串接耦合之双向矽晶二极体。16.如申请专利范围第14项之电路,其中该第一电压源为VDD,且该第一静电放电箝制电路耦合到该讯号焊垫,以提供人体模式、充电元件模式或机器模式之静电放电之防护。17.如申请专利范围第16项之电路,更包含:一第二静电放电箝制电路,具有至少一组双向矽晶二极体,该双向矽晶二极体包含一第三矽晶二极体与一第四矽晶二极体,其中该第三矽晶二极体的一n型区域与该第四矽晶二极体的一p型区域电性耦合,该第三矽晶二极体的一p型区域与该第四矽晶二极体的一n型区域电性耦合,并且其中该第二静电放电箝制电路电性耦合至一第一电晶体的一基体与一闸极,以提供该第一电晶体至少充电元件模式之静电放电之防护。18.如申请专利范围第16项之电路,进一步包含:一第二静电放电箝制电路,具有至少一组双向矽晶二极体,该双向矽晶二极体包含一第三矽晶二极体与一第四矽晶二极体,其中该第三矽晶二极体的一n型区域与该第四矽晶二极体的一p型区域电性耦合,该第三矽晶二极体的一p型区域与该第四矽晶二极体的一n型区域电性耦合,并且其中该第二静电放电箝制电路一端耦合至VDD,另一端耦合至该第一静电放电箝制电路。19.如申请专利范围第14项之电路,其中该第一电压源为VSS,且该第一静电放电箝制电路耦合到该讯号焊垫,以提供至少一种人体模式、充电元件模式或机器模式之静电放电之防护。20.如申请专利范围第14项之电路,其中该第一电压源为VDD,且第一静电放电箝制电路耦合至一第一电晶体的一基体与一闸极,以提供该第一电晶体至少充电元件模式之静电放电之防护。21.如申请专利范围第20项之电路,进一步包含:一第二静电放电箝制电路,具有至少一组双向矽晶二极体,该双向矽晶二极体包含一第三矽晶二极体与一第四矽晶二极体,其中该第三矽晶二极体的一n型区域与该第四矽晶二极体的一p型区域电性耦合,该第三矽晶二极体的一p型区域与该第四矽晶二极体的一n型区域电性耦合,并且其中该第二静电放电箝制电路一端耦合至VDD,另一端耦合至讯号焊垫,以提供至少一种人体模式或机器模式之静电放电之防护。22.如申请专利范围第14项之电路,其中该第一电压源为VSS,且该第一静电放电箝制电路一端耦合至一第二电晶体的一基体与该第一电压源,另一端耦合至一第二电晶体的一闸极,以提供该第二电晶体至少充电元件模式之静电放电之防护。23.如申请专利范围第22项之电路,进一步包含:一第二静电放电箝制电路,具有至少一组双向矽晶二极体,该双向矽晶二极体包含一第三矽晶二极体与一第四矽晶二极体,其中该第三矽晶二极体的一n型区域与该第四矽晶二极体的一p型区域电性耦合,该第三矽晶二极体的一p型区域与该第四矽晶二极体的一n型区域电性耦合,并且其中该第二静电放电箝制电路一端耦合至VDD与该第一电晶体的该基体,另一端耦合至该第一电晶体的该闸极。24.如申请专利范围第23项之电路,其中该第一电晶体的该闸极耦合至该第二电晶体的该闸极。25.如申请专利范围第14项之电路,进一步包含一耦合至该第一静电放电箝制电路的一第二电压源,其中该第一电压源为VDD,该第二电压源为VSS,以提供静电放电防护。26.如申请专利范围第14项之电路,进一步包含一耦合至该第一静电放电箝制电路的一第三电压源,其中该第三电压源所提供之电压不同于该第一电压源所提供之电压。27.如申请专利范围第26项之电路,其中该第三电压源提供VDD电源给一输出入电路,而该第一电压源提供VDD电源给一内部电路。28.如申请专利范围第26项之电路,其中该第三电压源提供VSS电源给一输出入电路,而该第一电压源提供VSS电源给一内部电路。图式简单说明:图1(a),图1(b),图1(c),图1(d)绘示的是在积体电路中,静电放电可能发生的几种情形。图2绘示的是人体模式静电放电等效电路图。图3绘示的是人体模式、机器模式、与充电元件模式的静电放电波形图。图4A绘示的是一个习知的制作于积体电路中的二极体剖面图。图4B绘示的是另一个习知的制作于积体电路中的二极体剖面图。图5绘示的是一个习知的静电放电防护电路图。图6绘示的是在图5中,焊垫电压对输入寄生电容的关系图。图7绘示的是,根据本发明精神的矽晶二极体的剖面图。图8绘示的是,根据本发明精神的另一矽晶二极体的剖面图。图9绘示的是,根据本发明精神的制作于绝缘层上矽晶圆的矽晶二极体的剖面图。图10绘示的是,根据本发明精神的制作于绝缘层上矽晶圆的矽晶二极体的俯视图。图11A到11H绘示的是根据本发明精神的具有n型中间区域之矽晶二极体的制造方法。图12A到12H绘示的是根据本发明精神的具有p型中间区域之矽晶二极体的一种制造方法。图13绘示的是,相对应本发明之矽晶二极体的电路符号。图14绘示的是,根据本发明精神,利用双矽晶二极体元件所设计的静电放电防护电路图。图15A绘示的是,图14中的焊垫电压与个别矽晶二极体之电容量关系图。图15B绘示的是,图14中的焊垫电压与总矽晶二极体之电容量关系图。图16A绘示的是,根据本发明精神,利用矽晶层二极体元件所设计的静电放电防护电路图。图16B绘示的是,根据本发明精神,利用堆叠矽晶层二极体元件所设计的静电放电防护电路图。图16C绘示的是,根据本发明精神,利用串联矽晶层二极体元件所设计的静电放电防护电路图。图17绘示的是,根据本发明精神,利用偏压的双矽晶二极体元件所设计的静电放电防护电路图。图18绘示的是,个别矽晶二极体与串联矽晶二极体之电压电流特性图。图19绘示的是,根据本发明精神,利用双向矽晶二极体所设计的静电放电防护电路图。图20绘示的是,根据本发明精神,利用双向矽晶二极体所设计的另一静电放电防护电路图。图21绘示的是,根据本发明精神,利用双向矽晶二极体所设计的又一静电放电防护电路图。图22绘示的是,根据本发明精神,利用双向矽晶二极体所设计的高电压容忍之静电放电防护电路图。 |
