| 主权项 |
1.一种形成于半导体基板上之无控制闸极接触区分闸快闪记忆胞阵列结构,该无接触区分闸快闪记忆胞阵列结构至少包含:复数列快闪记忆胞,每列快闪记忆胞共用一控制闸极线并以复数个隔离区块分隔该每列快闪记忆胞的每一快闪记忆胞;复数纵行扩散区形成于该隔离区块之间的半导体基板内,且与上述每列快闪记忆胞之控制闸极线相会;及因此,经由指定列之控制闸极及指定行扩散区可分别指定一记忆胞,以进行对该被指定之记忆胞程式化,或读取资料。2.如申请专利范围第1项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之浮置闸极并部分形成于该扩散区上,以增加浮置闸极对该扩散区之耦合比。3.如申请专利范围第1项之无控制闸极接触区分闸快闪记忆胞阵列结构,更包含形成通道于上述之每列控制闸极线下方两相邻浮置闸极之间的半导体基板内。4.如申请专利范围第1项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之程式化,系经由通过该记忆胞之控制闸极线加一正电压,且通过该记忆胞之浮置闸极下之扩散区亦施加一正电压,该记忆胞相邻之扩散区接地而达成。5.如申请专利范围第1项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之读取,系经由通过该记忆胞之控制闸极线加一正电压,且通过该记忆胞之浮置闸极下之扩散区亦施加一正电压,该记忆胞相邻之扩散区接地而达成。6.如申请专利范围第1项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之资料抹除,系经由通过该记忆胞之控制闸极线加一正电压而达成,因此,一次将抹除一列之记忆胞内的资料。7.一种形成于半导体基板上之无控制闸极接触区分闸快闪记忆胞阵列结构,该无接触区分闸快闪记忆胞阵列结构至少包含:复数个隔离区块,以阵列排列方式形成于该半导体基板上;复数个快闪记忆胞,每一该快闪记忆胞包含浮置闸极,以阵列排列方式形成于该半导体基板上,且位于该复数个隔离区块以外的主动区上,而构成复数列快闪记忆胞,每列快闪记忆胞共用一控制闸极线;复数纵行扩散区形成于该隔离区块纵行之间的半导体基板内,且与上述每列快闪记忆胞之控制闸极线相会;及因此,经由指定列之控制闸极及指定行扩散区可分别指定一记忆胞,以进行对该被指定之记忆胞程式化,或读取资料。8.如申请专利范围第7项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之浮置闸极并部分形成于该扩散区上,以增加浮置闸极对该扩散区之耦合比。9.如申请专利范围第7项之无控制闸极接触区分闸快闪记忆胞阵列结构,更包含形成通道于上述之每列控制闸极线下方两相邻浮置闸极之间的半导体基板内。10.如申请专利范围第7项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之程式化,系经由通过该记忆胞之控制闸极线加一正电压,且通过该记忆胞之浮置闸极下之扩散区亦施加一正电压,该记忆胞相邻之扩散区接地而达成。11.如申请专利范围第7项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之读取,系经由通过该记忆胞之控制闸极线加一正电压,且通过该记忆胞之浮置闸极下之扩散区亦施加一正电压,该记忆胞相邻之扩散区接地而达成。12.如申请专利范围第7项之无控制闸极接触区分闸快闪记忆胞阵列结构,其中上述之每一记忆胞之资料抹除,系经由通过该记忆胞之控制闸极线加一正电压而达成,因此,一次将抹除一列之记忆胞内的资料。图式简单说明:图一显示传统NOR型分闸快闪记忆体的横截面图。图二显示本发明之分闸快闪记忆体共用控制闸极的横截面示意图。图三显示本发明之分闸快闪记忆体阵列布局之示意图。图四显示依据本发明之方法形成闸极氧化层第一复晶矽层及氮化矽层,该氮化矽层并经图案化以定义浮置闸极。图五显示依据本发明之方法施以高温热氧化制程以形成氧化区块的横截面示意图。图六显示在去除氮化矽层后,再以氧化区块为罩幕,施以蚀刻复晶矽层而形成浮置闸极,并施以通道及纵列扩散区之离子布植及沉积复晶矽间氧化层的横截面示意图。图七显示形成第二复晶矽层,再予以图案化以形成控制闸极线的横截面示意图。 |
