| 主权项 |
1.一种半导体记忆装置之写入装置,对记忆胞供给比电源电位高之电位,而将所希望之资讯写入于记忆胞之半导体记忆装置之写入电路;此电路具备:对指定电位产生能维持固定电位差的基准电位之基准电位产生电路;响应于上述基准电位,变动振荡频率之电压控制振荡电路;将上述电压控制振荡电路之振荡时,做多阶层重叠,以产生高电位之昇压电路;以及将上述高电位响应于写入时,供给至记忆胞之控制电路者。2.依据申请专利范围第1项所述半导体记忆装置之写入装置,其中上述昇压电路具备:串联连接之复数个电晶体;及复数个电容器,其一端分别连接上述复数个电晶体之闸极及汲极。连接于上述复数个电晶体之第奇数层的上述电容器之另一端,施加上述电压控制振荡器之振荡时,而于连接于上述数个电晶体之第偶数层之上述电容器之另一端,施加上述电压控制振荡器之振荡时之反转时者。3.依据申请专利范围第2项所述半导体记忆装置之写入装置,其中上述昇压电路含有在上述复数个电晶体之最终层的源极侧,对接地电位以逆方向连接之二极体者。4.一种半导体记忆装置之写入装置,对记忆胞供给比电源电位高之电位,为记忆胞写入所欲资讯之半导体记忆装置的写入电路,具备:产生基准电位之基准电位产生电路;响应于上述基准电位以变动振荡频率之电压控制振荡电路;将上述电压控制振荡电路之振荡时,做多阶层重叠以产生高电位之昇压电路;将上述高电位移徙成比电源电位低之中间电位的位准移徙电路;以及将上述高电位,响应于写入时,供给至记忆胞之控制电路,而可响应于上述中间电位,补正上述基准电位者。5.依据申请专利范围第4项所述半导体记忆装置之写入装置,其中上述基准电位产生电路包含一对串联于电源接地间之电晶体,上述一对电晶体之一方的闸极,施加上述中间电位,并以该一对电晶体之连接点之电位为上述基准电位输出者。6.一种半导体记忆装置之写入电路,对记忆胞供给比电源电位高之电位,为记忆胞写入所欲之资讯的半导体记忆装置之写入电路,具备:产生基准电位之基准电位产生电路;响应于上述基准电位,以变动振荡频率之电压控制振荡电路;将上述电压控制振荡电路之振荡时,做多阶层重叠以产生高电位之昇压电路;将上述高电位移徙成比电源电位低之位准,以产生中间电位之位准移徙电路;以及将上述高电位响应于写入时,供给记忆胞之控制电路,而可响应于上述中间电位,设定上述昇压电路之初始电位者。7.依据申请专利范围第6项所述半导体记忆体写入电路,其中上述昇压电路具备:串联连接的复数个第1电晶体,复数个电容器,其一方端子分别连接于上述复数个电晶体之闸极及汲极;以及对上述复数个第1电晶体之初层,供给固定电位之第2电晶体,在上述复数个第1电晶体之第奇数层所连接上述电容器之另方端子,施加上述电压控制振荡器之振荡时,在第偶数层所连接上述电容器之另方端子,施加上述电压控制振荡器之振荡时的反转时,同时将上述中间电位施加于上述第2电晶体之闸极者。图式简单说明:第1图为本发明第1实施形态之方块图。第2图为表示第1实施形态写入电路之具体构成之电路图。第3图表示本发明第2实施形态之方块图。第4图表示第2实施形态写入电路之具体构成的电路图。第5图为表示本发明第3实施形态之方块图。第6图为表示第3实施形态写入电路之具备构成之电路图。第7图为表示习用不挥发性半导体记忆装置构成之电路图。 |
