| 主权项 |
1.一种半导体记忆装置,其包含有:脉冲产生电路,接收相位互异的多个时脉信号,响应上述多个时脉信号的变化,以较上述多个时脉信号的各周期短的周期产生单触发脉冲信号;及资料介面电路,与上述脉冲产生电路产生的脉冲信号同步进行资料的输入或输出。2.如申请专利范围第1项之半导体记忆装置,其又具备响应上述多个时脉信号中的第1时脉信号,与上述脉冲产生电路产生的脉冲信号同步,取入指示外部供给的动作模式之控制信号的控制信号输入电路。3.如申请专利范围第1项之半导体记忆装置,其中,上述多个时脉信号含有相位互相错开1/4周期的相同频率的第1及第2时脉信号;上述脉冲产生电路包括:闸电路,取上述第1及第2时脉信号的互斥反或闸;及脉冲产生器,分别响应上述闸电路的输出信号的上升边缘及下降边缘产生脉冲信号。4.一种半导体记忆装置,其包含有:内部选通信号生成电路,接收来自含有选通端子的多个信号端子的信号,于特定动作模式时,生成将上述选通端子的信号频率倍增后的内部选通信号,而上述选通端子系用以输入供给资料的选通时间的资料选通信号;及资料输入电路,根据上述内部选通信号进行外部资料的取入与内部写入资料的生成。5.如申请专利范围第4项之半导体记忆装置,其中,上述资料输入电路系输入至少分割为2个组群的多个位元的资料;上述多个信号端子具备,分别对应于上述资料位元群而配置,输入供给分别对应的组群的资料位元的选通时间的资料选通信号的多个选通端子;上述内部选通信号生成电路,系根据供给上述多个选通端子的信号,以生成内部选通信号,且于上述特定动作模式时,将相位互异的相同频率的信号施加于上述多个选通端子。6.如申请专利范围第4项之半导体记忆装置,其中,上述内部选通信号生成电路包括:逻辑合成来自上述多个信号端子的信号以生成第1脉冲信号的第1脉冲信号生成电路;及根据上述第1脉冲信号生成电路生成第2脉冲信号的第2脉冲信号生成电路,上述资料输入电路包括:第1闩锁电路,相对于1位元的资料输入端子,而响应上述第1脉冲信号生成电路的第1脉冲信号,顺序取入外部供给的资料进行闩锁;及多个传送/闩锁电路,相对于1位元的资料输入端子,而响应上述第2脉冲信号生成电路的第2脉冲信号,并行接收上述多个第1闩锁电路的闩锁资料进行闩锁,并行将该闩锁资料传送至内部。7.一种半导体记忆装置,其包含有:于每1位元的资料端子上具有多个位元宽的内部资料传输滙流排;资料图案产生电路,于特定动作模式时,生成具有指定图案的资料图案;及转换电路,于上述特定动作模式时,生成与上述资料图案产生电路的输出资料对应的多位元资料,且将该生成的资料并行传输至上述内部资料传输滙流排。8.如申请专利范围第7项之半导体记忆装置,其又具备于上述特定动作模式时,根据外部时脉信号生成较上述外部时脉信号高速之内部时脉信号的内部时脉产生电路,上述资料图案产生电路,系根据上述内部时脉信号,产生每一时脉周期逻辑位准发生变化的核对图案的核对图案产生电路,上述核对图案产生电路的输出资料系介由上述转换电路并行传输至上述内部资料传输滙流排,而上述并行传输的资料位元的逻辑位准系互为不同。9.如申请专利范围第7项之半导体记忆装置,其又具备用以将上述资料图案产生电路重设为初期状态的重设电路。10.如申请专利范围第7项之半导体记忆装置,其中,上述资料图案产生电路又具备:多个资料图案产生器;及选择电路,根据选择信号选择上述设置多个的资料图案产生器的输出资料,介由上述转换电路传输至上述内部资料传输滙流排。11.如申请专利范围第7项之半导体记忆装置,其中,上述资料图案产生电路及上述内部资料传输滙流排系对应于多个资料输入端子配置多个,上述转换电路,系具备有配置于上述配置多个的资料图案产生电路与上述配置多个的内部资料传输滙流排之间,根据转换信号来转换上述资料图案产生电路与上述内部资料传输滙流排之连接的扰频电路。12.如申请专利范围第7项之半导体记忆装置,其中,上述转换电路含有转换上述资料图案产生电路的输出资料的逻辑位准的逻辑转换电路;上述资料图案产生电路的输出资料与上述逻辑转换电路的输出资料,系传输至分别对应于资料输入端子配置的内部资料传输滙流排。13.如申请专利范围第7项之半导体记忆装置,其又具备根据外部信号来设定上述资料图案产生电路之初期値的初期设定电路。14.一种半导体记忆装置,其包含有:选通端子,接收供给资料选通时间的选通信号;内部资料线,传输多位元的信号;及内部资料生成电路,于特定动作模式时,响应施加于上述选通端子的信号变化,取入供给资料输入端子的资料,从响应上述信号的各变化所取入的资料生成多位元的资料,并行传输至内部资料滙流排。15.如申请专利范围第14项之半导体记忆装置,其中,上述内部资料生成电路具备:倍增电路,于上述特定动作模式时,倍增施加于上述选通端子的信号频率;第1脉冲产生电路,响应上述频率倍增电路的输出信号的各变化,生成单触发的第1脉冲信号;第2脉冲产生电路,响应上述第1脉冲信号生成第2脉冲信号;第1闩锁电路,响应上述第1脉冲信号,闩锁施加于上述资料输入端子的资料;第2闩锁电路,响应上述第2脉冲信号,进一步闩锁上述第1闩锁电路的闩锁资料后输出;及选择电路,于上述特定动作模式时,将对应于上述第2闩锁电路的输出资料的资料并行输出于上述内部资料滙流排。图式简单说明:图1为概略显示本发明之同步型半导体记忆装置的整体结构图。图2为显示图1所示半导体记忆装置的动作的时序图。图3为显示图1所示内部时脉产生电路的一例结构图。图4为显示图1所示控制电路的一例结构图。图5为概略显示本发明之实施形态2的内部时脉产生电路的结构图。图6为显示图5所示内部时脉产生电路的动作的时序图。图7为概略显示本发明之实施形态3的资料选通信号生成部的结构图。图8为概略显示图7所示选通信号生成电路的一例结构图。图9为显示图8所示选通信号生成电路的动作的时序图。图10为概略显示图7所示输入电路的结构图。图11为显示图10所示输入电路的动作的时序图。图12为概略显示本发明之实施形态3的2倍速资料选通信号生成部的结构图。图13为概略显示本发明之实施形态3的半导体记忆装置的动作的时序图。图14为显示本发明之实施形态3的变化例的结构图。图15为概略显示本发明之实施形态4的结构图。图16为概略显示本发明之实施形态4的变化例的结构图。图17为概略显示本发明之实施形态5的结构图。图18为概略显示本发明之实施形态6的结构图。图19为概略显示本发明之实施形态7的结构图。图20为概略显示本发明之实施形态8的结构图。图21为概略显示本发明之实施形态9的结构图。图22为概略显示本发明之实施形态10的结构图。图23为概略显示本发明之实施形态11的半导体记忆装置的要部结构图。图24为概略显示本发明之实施形态11的资料输入部的结构图。图25为概略显示本发明之实施形态12的资料图案产生器的结构图。图26为显示图25所示资料图案产生器的动作的时序图。图27为概略显示本发明之实施形态12的外部时脉信号与内部时脉信号的时间关系图。图28为概略显示本发明之实施形态13的结构图。图29为显示图28所示资料图案产生器的动作的时序图。图30为概略显示本发明之实施形态14的结构图。图31为显示图30所示资料图案产生器的动作的时序图。图32为概略显示本发明之实施形态15的结构图。图33为显示图32所示资料图案产生器的动作的时序图。图34为概略显示本发明之实施形态15的变化例的结构图。图35为显示图34所示资料图案产生器的动作的时序图。图36为概略显示本发明之实施形态16的结构图。图37为显示图36所示资料图案产生器的动作的时序图。图38为概略显示本发明之实施形态16的变化例1的结构图。图39为显示图38所示资料图案产生器的动作的时序图。图40为概略显示本发明之实施形态16的资料输入端子与记忆体阵列的IO方块的对应关系图。图41为概略显示本发明之实施形态17的资料图案产生部的结构图。图42为概略显示图41所示资料图案产生器的结构图。图43为概略显示图41所示资料图案产生器的变化例的结构图。图44为显示图41所示重设电路的结构图。图45为显示图44所示重设电路的动作的时序图。图46为显示本发明之实施形态18的重设电路的结构图。图47为显示图41所示重设电路的动作的时序图。图48为概略显示本发明之实施形态19的资料图案产生部的结构图。图49A及49B为显示图48所示根据资料图案产生部的记忆体阵列的写入资料图案的图。图50为概略显示本发明之实施形态20的资料图案产生部的结构图。图51为显示图50所示选择信号产生部的结构图。图52为概略显示图50所示选择信号产生部的变化例1的结构图。图53为概略显示图50所示选择信号产生部的变化例2的结构图。图54为概略显示本发明之实施形态21的资料图案产生部的结构图。图55为概略显示本发明之实施形态21的资料图案产生部的变化例的结构图。图56为概略显示本发明之实施形态22的资料图案产生部的结构图。图57为显示图56所示扰频电路的一例结构图。图58为概略显示产生图56所示扰频信号部分的结构图。图59为概略显示本发明之实施形态22的资料图案产生部的变化例的结构图。图60为概略显示本发明之实施形态23的资料图案产生部的资料输入端子与内部测试资料的对应关系图。图61为概略显示本发明之实施形态23的资料图案产生部的结构图。图62为概略显示产生图61所示扰频信号部分的结构图。图63为显示产生图61所示扰频信号部分的变化例1的结构图。图64为概略显示本发明之实施形态24的资料图案产生部的结构图。图65为显示图64所示资料图案产生器的一例结构图。图66为显示产生图64所示初期设定资料部分的结构图图67为显示图66所示初期値资料产生部的动作的时序图。图68为显示图64所示初期値资料产生部的变化例1的结构图。图69为显示图68所示电路的动作的时序图。图70为概略显示本发明之实施形态25的资料输入部的结构图。图71为显示图70所示资料输入部的动作的时序图。图72为概略显示本发明之实施形态26的资料输入部的结构图。图73为概略显示本发明之实施形态27的资料输入部的结构图。图74A为显示产生图73所示测试模式特定信号部分的结构图,图74B为显示图74A所示电路的动作的时序图。图75为概略显示产生图73所示测试模式特定信号部分的变化例的结构图。图76为显示图75所示闩锁电路的一例结构图。图77为显示图75所示闩锁电路的动作的时序图。图78为概略显示内部信号产生电路的变化例2的结构图。图79为显示图78所示闩锁电路的一例结构图。图80为显示图78所示电路的动作的时序图。图81为显示习知DDR模式半导体记忆装置的资料读出时的动作的时序图。图82为概略显示习知DDR模式半导体记忆装置的内部时脉产生部的结构图。图83为显示图82所示内部时脉产生部的动作的信号波形图。图84为概略显示习知DDR模式半导体记忆装置的资料输出部的结构图。 |
