发明名称 半导体积体电路
摘要 提供屏蔽布线于欲屏蔽之巨集指令目标区边界,该边界之一内侧、该边界之一外侧或该边界之一内侧及一外侧各自作为黑盒子,因而包围该目标区。此种屏蔽布线系电连结至巨集指令等之电源供应端子或电源供应布线,或经由一接触区段连结至另一布线层之电源供应布线,藉此固定屏蔽布线之电位。然后经由估计物理布线图案清晰区域的布线与该屏蔽布线间之串音影响、以及估计布线间产生的电容,获得准确延迟值。
申请公布号 TW200305257 申请公布日期 2003.10.16
申请号 TW092104408 申请日期 2003.03.03
申请人 富士通股份有限公司 发明人 江岛崇;田岛正吾
分类号 H01L21/82 主分类号 H01L21/82
代理机构 代理人 恽轶群;陈文郎
主权项
地址 日本