| 主权项 |
1.一可编程式类比电路,包括一nm矩阵复数个可编程式类比电路区块,每一区块连接于一毗邻区块,并且系被配置以提供复数个类比功能中之至少一个。2.一种可编程式数位电路,包括至少三个可编程式数位电路区块,以串联或并联之方式相互连接,每一可编程式数位电路区块系(i)由n位元暂存器或查询表来控制的,其包括编程资讯,其包括一序列位元(cascading bit)以及(ii)被配置以提供复数个数学功能中之至少一个,其中该序列位元会决定一特定之可编程式数位电路区块是否序列于一毗邻之可编程式数位电路区块,并且决定当程式编毕时,可编程式数位电路会提供至少一个数位系统功能。3.一种微型控制器电路,包括:一滙流排;一微处理器,连接于该滙流排;一记忆体,连接于该滙流排;以及复数个功能单元,连接于该滙流排,该功能单元包括:一互联元件;一类比功能区块,连接于该互联元件;以及一数位功能区块,连接于该互联元件。4.如专利申请范围第3项之电路,其中该电路系从由微型控制器与其他积体电路所组成之群组选出的,其中该记忆体系从由随机存取记忆体、唯读记忆体,以及暂存器所组成之群组中选出的,该唯读记忆体包括一可编程式记忆体。5.如专利申请范围第3项之电路,其中该功能单元另包括一可编程式输入/输出联结。6.如专利申请范围第3项之电路,其中该电路之一元件系根据一输入而可编程式的,该元件系从由该互联元件、该类比功能区块,以及该数位功能区块所组成之序列中选出的。7.如专利申请范围第3.4.5或6项之电路,其中该电路系一积体电路,该功能单元另包括一输入/输出联结,其中该互联元件、该类比功能区块、该数位功能区块以及该输入/输出联结中之至少一个系可编程式的。8.如专利申请范围第7项之电路,其中该电路是一微型控制器电路,其中该可编程式元件是根据使用者之输入而可编程式的。9.如专利申请范围第6项之电路,其中该电路之一功能系可编程式的,其中该功能系对应于一配置(configuration)状态。10.如专利申请范围第9项之电路,其中该配置状态系根据该使用者之输入而进行配置。11.一种微型控制器电路,包括:一微处理器,复数个可编程式类比电路区块,以及复数个可编程式数位电路区块,至少一个该可编程式数位电路区块系直接地或间接地连接于至少一个该可编程式类比电路区块;其中至少第一个该可编程式数位电路区块系直接地或接地连接于至少第一个该可编程式类比电路区块,而至少第二个该可编程式数位电路区块与该可编程式类比电路区块系直接地或间接地连接于该微处理器。12.如专利申请范围第11项之电路,其中每一该复数个可编程式数位电路区块系被配置以提供复数个数学功能或类比功能中之至少一个。13.如专利申请范围第11项之电路,其中至少第三个该可编程式数位电路区块系连接于第四个该可编程式数位电路区块,而至少第三个该可编程式类比电路区块系连接于第四个该可编程式类比电路区块。14.如专利申请范围第13项之电路,其中该复数个可编程式数位电路区块以及该可编程式类比电路区块之一个程式组合系被配置以提供至少一个数位或类比系统功能。15.如专利申请范围第11项之电路,另包括一可编程式记忆体直接地或间接地连接于该复数个可编程式数位电路区块以及该复数个可编程式类比电路区块,该可编程式记忆体包括用来编写至少一个该可编程式数位电路区块以及至少一个该可编程式类比电路区块之资料,该可编程式记忆体包括一电性式可消除与可编程式记忆体。16.如专利申请范围第11项之电路,另包括复数个输入或输出区块,直接地或间接地连接于该可编程式记忆体、该可编程式数位电路区块、该复数个可编程式类比电路区块,以及该微处理器中之至少一个。17.如专利申请范围第16项之电路,其中至少第一个该输入或输出区块会送出信号至该微处理器,而至少第二个该输入或输出区块会送出信号到至少一个该可编程式数位电路区块以及该可编程式类比电路区块。18.如专利申请范围第17项之电路,其中至少一个该可编程式类比电路区块会送出信号到至少一个该可编程式数位电路区块。19.如专利申请范围第17项之电路,其中至少第三个该输入或输出区块会送出资料至该可编程式记忆体。20.如专利申请范围第11项之电路,另包括复数个暂存器被配置以储存用于该复数个可编程式数位电路区块之编程资料;复数个栓锁被配置以存放用于该复数个可编程式类比电路区块之编程资料;一全面性发送矩阵(global routing matrix)被配置以将该复数个输入或输出区块连接于该复数个可编程式数位电路区块以及该复数个可编程式类比电路区块;以及一系统巨大发送矩阵(system macro routingmatrix)被配置用以将该复数个可编程式数位电路区块之子集合连接于该复数个可编程式类比电路区块之子集合。21.一种微型控制器电路,包括:复数个输入或输出区块;复数个可编程式类比电路区块;以及复数个可编程式数位电路区块,至少一个该可编程式数位电路区块系直接地或间接地连接于至少一个该可编程式类比电路区块;其中至少一个该可编程式数位电路区块以及该可编程式类比电路区块系直接地或间接地连接于至少一个该输入或输出区块。22.如专利申请范围第21项之电路,其中至少第一个该输入或输出区块会送出信号到至少第一个该可编程式类比电路区块,该第一个可编程式类比电路区块会送出信号到至少第一个该可编程式数位电路区块,以及该第一个可编程式数位电路区块会送出信号到相同的或不同的一个该输入或输出区块。23.一种微型控制器电路,包括:一可编程式记忆体,其包括编程资料;复数个可编程式类比电路区块,被配置以从该可编程式记忆体接收该编程资料之第一子集合;以及复数个可编程式数位电路区块,被配置以从该可编程式记忆体接收该编程资料之第二子集合,至少第一个该可编程式数位电路区块系直接地或间接地连接于至少第一个该可编程式类比电路区块。24.如专利申请范围第23项之电路,其中第二个该可编程式类比电路区块系连接到至少一个该第一可编程式类比电路区块以及第二个该可编程式数位电路区块。25.如专利申请范围第23项之电路,其中第二个该可编程式数位电路区块系连接到至少一个该第一可编程式数位电路区块以及第二个该可编程式类比电路区块。26.如专利申请范围第24项之电路,其中该第二个可编程式类比电路区块系连接于该第一个可编程式类比电路区块,而第二个该可编程式数位电路区块系连接于该第一个可编程式数位电路区块。27.如专利申请范围第24项之电路,其中该第二个可编程式类比电路区块系连接于该第二个可编程式数位电路区块。28.一种微型控制器电路,包括:复数个可编程式类比电路区块,被配置以提供复数个类比功能之至少一个;复数个可编程式数位电路区块,被配置以提供复数个数学功能之至少一个复数;以及一发送矩阵,被配置以将该复数个可编程式类比电路区块之一子集合连接于该复数个可编程式数位电路区块之一第一子集合,至少第一个该可编程式类比电路区块系直接地或间接地连接到至少第一个该可编程式数位电路区块。29.如专利申请范围第28项之电路,其中当程式编毕时,每一该复数个可编程式类比电路区块提供至少一个该复数个类比功能,而当程式编毕时,该复数个可编程式数位电路区块会提供至少一个该复数个数学功能。30.如专利申请范围第29项之电路,其中当程式编毕时,每一该复数个可编程式类比电路区块会提供至少一个该复数个类比功能,该复数个可编程式类比电路区块以及该复数个可编程式数位电路会提供至少一个数位或类比功能。31.如专利申请范围第28项之电路,其中当程式编毕时,该发送矩阵会将该复数个可编程式类比电路区块之子集合之第二个可编程式类比电路区块连接于该复数个可编程式数位电路区块之子集合之第二个可编程式类比电路区块。32.如专利申请范围第28项之电路,其中该复数个可编程式类比电路区块包括一nm矩阵类比配置系统巨集指令,n与m个别为至少二之整数。33.如专利申请范围第32项之电路,其中每一该类比配置系统巨集指令系被配置以提供一个或更多个类比功能,该功能系从由一增加功能(gain function)、一比较器功能(comparator function)、一交换电容器功能(switched capacitor function)、过滤器功能(filter function),一个类比/数位转换功能(digital-to-analog conversionfunction)、一数位/类比转换功能(digital-to-analogconversion function),以及一放大器功能(amplifier function)所组成之群组中选出的。34.如专利申请范围第28项之电路,其中至少二个该复数个可编程式数位电路区块系相互序列,以提供一数位系统功能。35.一种微型控制器系统,包括:一微型控制器;一子系统,包括一功能单元连接于该微型控制器;以及一联结机制,连接于该子系统;其中有选择性地,该功能单元系被配置以根据一第一类型之输入以执行一第一功能,该联结机制系被配置以实施用于该系统之一连接状态,根据一第二类型之使用者输入,将该系统连接于一外部实体。36.如专利申请范围第35项之系统,其中该功能单元会执行一功能,该功能包括至少一个数位功能以及一类比功能。37.如专利申请范围第35项之系统,其中该功能单元会执行复数个功能,该功能包括一类比与一数位功能,该系统另包括一互联装置,其中该功能单元包括:一第一次级功能单元,以执行该类比功能;以及一第二次级功能单元,以执行该数位功能;其中该互联装置是配置以根据一第三类型之使用者输入来将该第一次级功能单元以及该第二功能单元相互连接,以及一时间功能单元,其系配置以根据第四类型之使用者输入,来产生复数个时间基数。38.一种系统之配置方法,该系统包括:一微型控制器;一子系统,连接于该微型控制器,其包括复数个类比功能单元,以及复数个数位功能单元,其系根据一使用者输入来配置;一互联装置,系配置以根据该使用者输入,有选择性地将该复数个类比功能单元以及该复数个数位功能单元相互连接;一联结机制,连接于该子系统,其系配置以实施用于该系统之一连接状态,根据该使用者输入,该系统系连接于一外部实体,其中该系统之配置方法包括:从由类比功能、数位功能,以及混合类比与数位功能所组成之列表中选出一功能;选择一互联状态,以根据该功能,完成该类比功能单元与该数位功能单元之间之互联;选择一联结状态,以根据该功能,完成该系统与一外部实体之间的联结;以及执行该功能、该互联状态,以及该联结状态。39.一种可编程式数位电路,包括至少三个可编程式数位电路区块,以串联友并联之方式相互连接,每一可编程式数位电路区块系(i)由n位元暂存器或查询表来控制的,其包括编程资讯,其包括一序列位元(cascading bit)以及(ii)被配置以提供复数个数学功能中之至少一个,其中该序列位元会决定一特定之可编程式数位电路区块是否序列于一毗邻之可编程式数位电路区块,并且决定当程式编毕时,可编程式数位电路会提供至少一个数位系统功能。40.如专利申请范围第13项之电路,其中该复数个可编程式数位电路区块以及该可编程式类比电路区块之一个程式组合系被配置以提供至少一个数位及类比系统功能。41.如专利申请范围第11项之电路,另包括复数个输入及输出区块,直接地或间接地连接于该可编程式记忆体、该可编程式数位电路区块、该复数个可编程式类比电路区块,以及该微处理器中之至少一个。42.如专利申请范围第41项之电路,其中至少第一个该输入及输出区块会送出信号至该微处理器,而至少第二个该输入及输出区块会送出信号到至少一个该可编程式数位电路区块以及该可编程式类比电路区块。43.如专利申请范围第42项之电路,其中至少第三个该输入及输出区块会送出资料至该可编程式记忆体。44.如专利申请范围第11项之电路,另包括复数个暂存器被配置以储存用于该复数个可编程式数位电路区块之编程资料;复数个栓锁被配置以存放用于该复数个可编程式类比电路区块之编程资料;一全面性发送矩阵(global routing matrix)被配置以将该复数个输入及输出区块连接于该复数个可编程式数位电路区块以及该复数个可编程式类比电路区块;以及一系统巨大发送矩阵(system macro routingmatrix)被配置用以将该复数个可编程式数位电路区块之子集合连接于该复数个可编程式类比电路区块之子集合。45.一种微型控制器电路,包括:复数个输入及输出区块;复数个可编程式类比电路区块;以及复数个可编程式数位电路区块,至少一个该可编程式数位电路区块系直接地或间接地连接于至少一个该可编程式类比电路区块;其中至少一个该可编程式数位电路区块以及该可编程式类比电路区块系直接地或间接地连接于至少一个该输入及输出区块。46.如专利申请范围第45项之电路,其中至少第一个该输入及输出区块会送出信号到至少第一个该可编程式类比电路区块,该第一个可编程式类比电路区块会送出信号到至少第一个该可编程式数位电路区块,以及该第一个可编程式数位电路区块会送出信号到相同的或不同的一个该输入及输出区块。47.如专利申请范围第29项之电路,其中当程式编毕时,每一该复数个可编程式类比电路区块会提供至少一个该复数个类比功能,该复数个可编程式类比电路区块以及该复数个可编程式数位电路会提供至少一个数位及类比功能。48.如专利申请范围第8项之电路,其中该电路之一功能系可编程式的,其中该功能系对应于一配置(configuration)状态。49.如专利申请范围第48项之电路,其中该配置状态系根据该使用者之输入而进行配置。50.如专利申请范围第42项之电路,其中至少一个该可编程式类比电路区块会送出信号到至少一个该可编程式数位电路区块。图式简单说明:第1A图为本发明积体电路(或微型控制器)之方块图。第1B图显示一更为详细之本发明实施例之积体电路。第1C图来详细描述SoC区块。第2图显示本发明之类比区块之一实施例。第3图显示本发明之一阵列中之类比区块之间之相互连接之实施例。第4A图系本发明之连续时间区块之实施例之功能方块图。第4B图本发明连续时间区块之实施例之示意图。第5图说明本发明输入至连续时间区块之反馈输入之实施例。第6图说明本发明之输入至连续时间区块之正输入之实施例。第7图说明本发明输入至一连续时间区块之负输入之实施例。第8A与8B图系本发明藉由与另一个电路比较来说明接通电容器电路的功能之电路图。第9A图为本发明之接通电容器区块之实施例之方块图。第9B图为本发明接通电容器区块之实施例之示意图。第10图显示输入至本发明之类型A接通电容器区块之一组输入。第11图显示输入至第9A图之类型A接通电容器区块之另一组输入。第12A图为本发明之接通电容器区块之另一实施例之方块图。第12B图为本发明接通电容器区块之实施例之示意图。第13图显示输入至本发明之类型B接通电容器区块之一组输入。第14A图显示在类型A接通电容器区块与类型B接通电容器区块之间基本的互联机制。第14B图为起因于类型A接通电容器区块与类型B接通电容器区块之间的互联机制之一接通电容器之示意图。第15图为本发明在程序中利用单一积体电路以执行多个功能之步骤之流程图。第16图说明本发明一可编程式数位电路区块之实施例。第17图说明本发明之一示范的可编程式数位装置之方块图。第18图说明本发明可编程式数位电路区块之计时器配置之方块图。第19图说明本发明可编程式数位电路区块之计数器配置之方块图。第20图说明本发明可编程式数位电路区块之PWM配置之方块图。第21图说明本发明可编程式数位电路区块之UART发射器配置之方块图。第22图说明本发明可编程式数位电路区块之UART接收器配置之方块图。第23图说明本发明可编程式数位电路区块之SPI主动装置配置之方块图。第24图说明本发明可编程式数位电路区块之SPI从动装置配置之方块图。第25图系一微型控制器设备之方块图。第26图系本发明实施例之一可配置输入/输出介面之方块图。第27图为本发明微型控制器利用一可配置输入/输出介面以输入资料之程序之流程图。第28图为本发明微型控制器利用一可配置输入/输出介面以输出资料之程序之流程图。第29图为本发明实施例用来配置一系统之程序之流程图。 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