| 主权项 |
1.一种用以在通信系统中解码在通道上传送的一连串加速编码资料符号之方法,该方法包含:根据一接收的通道输出来更新通道节点Rx,Ry和Rz;将来自符号节点Xi,Yi和Zk的输出讯息初始化,其中该等符号节点Xi,Yi和Zk是与等通道节点Rx、Ry和Rz通信;及根据一触发排程来触发与不同时间实例有关的计算节点C和D的更新,其中一计算节点Ci是与该等符号节点Xi和Yi通信,且一计算节点Dk是与该等符号节点Xi和Zk通信。2.如申请专利范围第1项之方法,其中该计算节点Ci是与一第一组成码有关的状态节点Si和Si-1通信,且该计算节点Dk是与一第二组成码有关的状态节点k和k-1通信,其中该等第一及第二组成码是结合该通信系统的一加速码,用以编码该序列的编码资料符号。3.如申请专利范围第1项之方法,其进一步包含:在该等计算节点C和D的该等触发更新的至少一重复之后,接受在该符号节点Xi上符号Xi的値当作一符号Xi的解码値。4.如申请专利范围第1项之方法,其中该触发排程包括本质在不同时间实例上同时触发该等计算节点C和D。5.如申请专利范围第1项之方法,其中该触发排程包括以一连串C0,C1,C2,...,CN,CN-1,CN-2,CN-3,...,C2,C1,C0,D0,D1,D2,...,DN,DN-1,DN-2,DN-3,...,D2,D1,D0而在不同时间实例上触发该等计算节点C和D。6.如申请专利范围第1项之方法,其进一步包含:在时间实例C0,C1,C2,...,CN上将该计算节点C划分成至少两部分,其中该触发排程包括在每个部分中于不同时间实例上用一序列来触发更新计算节点C。7.如申请专利范围第6项之方法,其系进一步包含:在每个部分中决定于不同时间实例上的该序列,用以该触发更新。8.如申请专利范围第6项之方法,其中该在不同时间实例上触发在该至少两部分中的计算节点C是同时发生。9.如申请专利范围第6项之方法,其中在不同时间实例C0,C1,C2,...,CN上的计算节点C的该至少两部分具有至少一通常计算节点时间实例。10.如申请专利范围第1项之方法,其进一步包含:在不同时间实例D0,D1,D2,...,DN上将计算节点D划分成至少两部分,其中该触发排程包括在每个部分中于不同时间实例上触发在一序列中的计算节点D。11.如申请专利范围第10项之方法,其进一步包含:在每个部分中于不同时间实例上决定用以该触发更新的该序列。12.如申请专利范围第10项之方法,其中该于不同时间实例上的触发该至少两部分中的计算节点D系同时发生。13.如申请专利范围第10项之方法,其中于时间实例D0,D1,D2,...,DN上的计算节点D的该等部份具有至少一通常计算节点时间例证。14.如申请专利范围第1项之方法,其中该更新包括加总输入讯息,以产生一输出讯息,及输出用以更新的该输出讯息。15.如申请专利范围第1项之方法,其中根据该接收通道输出的该更新该等通道节点Rx、Ry和Rz包括:在该通道节点Rx上接收该与一符号Xi有关的通道输出;在该通道节点Ry上接收该与一符号Yi有关的通道输出;在该通道节点Rz上接收该与一符号Yk有关的通道输出;根据该接收的通道输出,将来自该通道节点Rx的该符号Xi的可能性传递给该符号节点Xi;根据该接收的通道输出,将来自该通道节点Ry的该符号Yi的可能性传递给该符号节点Yi;及根据该接收的通道输出,将来自该通道节点Rz的该符号Zk的可能性传递给该符号节点Zk。16.如申请专利范围第1项之方法,其中该将来自符号节点Xi、Yi和Zk的输出讯息初始化包括:将来自该符号节点Xi的一讯息传递给该计算节点C的该计算节点Ci,其中该讯息是根据在该符号节点Xi上的输入讯息加总;将来自该符号节点Xi的一讯息传递给该计算节点D的该计算节点Dk,其中该讯息是根据在该符号节点Xi上的输入讯息加总;将来自该符号节点Yi的一讯息传递给该计算节点Ci,其中该讯息根据资料符号Yi的该可能性;及将来自该符号节点Zk的一讯息传递给该计算节点D的该计算节点Dk,其中该讯息是根据资料符号Zk的该可能性。17.如申请专利范围第1项之方法,其中该资料序列包括"N"个符号,其中在该序列中的每个符号可透过一下标"i"或"k"识别,其中该下标"i"和"k"是在解码处理中的时间实例参考。18.一种用以解码在通道上通信的一连串加速编码资料符号之装置,其包含:通道节点Rx、Ry和Rz,用以接收通道输出;符号节点Xi、Yi和Zk,用以与该等通道节点Rx、Ry和Rz通信;状态节点Si和Si-1,其系与在一加速码中的一第一组成码有关;状态节点k和k-1,其系与在该加速码的一第二组成码有关;一计算节点Ci,用以与该等符号节点Xi和Yi通信;及一计算节点Dk,用以与该等符号节点Xi和Zk通信,其中该计算节点Ci是与该等状态节点Si和Si-1通信,且该计算节点Dk是与该等状态节点k和k-1通信;一计算节点Ci+1,用以与该状态节点Si通信;一计算节点Ci-i,用以与该状态节点Si-1通信;一计算节点DK-1,用以与该状态节点k通信;及一计算节点Dk-1,其系与该状态节点k+1通信,其中在不同时间实例上的该等计算节点C和D的配置可根据一更新触发排程而用于更新。19.如申请专利范围第18项之装置,其中该更新触发排程包括以一连串C0,C1,C2,...,CN,CN-1,CN-2,CN-3,...,C2,C1,C0,D0,D1,D2,...,DN,DN-1,DN-2,DN-3,...,D2,D1,D0而触发更新该等计算节点C和D。20.如申请专利范围第18项之装置,其中该更新触发排程包括以在至少两部分的划分计算节点C0,C1,C2,..,CN的一序列、及在一划分计算节点D0,D1,D2,...,DN的一序列来触发更新。21.如申请专利范围第18项之装置,其中该一连串资料包括"N"个符号,其中在该序列的每个符号是透过对应用于该等状态节点与该等计算节点下标的一下标"i"或"k"而识别。22.一种用以解码供在通道上通信的一连串加速编码资料符号而建构之处理器,其包含:通道节点Rx、Ry和Rz,用以接收通道输出;符号节点Xi、Yi和Zk,用以与该等通道节点Rx、Ry和Rz通信;状态节点Si和Si-1,其系与在一加速码中的一第一组成码有关;状态节点k和k-1,其系与在该加速码的一第二组成码有关;一计算节点Ci,用以与该等符号节点Xi和Yi通信;及一计算节点Dk,用以与该等符号节点Xi和Zk通信,其中该计算节点Ci是与该等状态节点Si和Si-1通信,且该计算节点Dk是与该等状态节点k和k-1通信;一计算节点Ci+1,用以与该状态节点Si通信;一计算节点Ci-1,用以与该状态节点Si-1通信;一计算节点DK+1,用以与该状态节点k通信;及一计算节点Dk-1,用以与该状态节点K+1通信,其中在不同时间实例上的该等计算节点C和D的配置可根据一更新触发排程而用于更新。23.如申请专利范围第22项之处理器,其中该更新触发排程包括以一连串C0,C1,C2,...,CN,CN-1,CN-2,CN-3,...,C2,C1,C0,D0,D1,D2,...,DN,DN-1,DN-2,DN-3,...,D2,D1,D0而触发更新该等计算节点C和D。24.如申请专利范围第22项之处理器,其中该一连串资料包括"N"个符号,其中在该序列的每个符号是透过对应用于该等状态节点与该等计算节点下标的一下标"i"或“k"而识别。25.一种用以解码在通道上通信的一连串加速编码资料符号之装置,其包含:供通道节点用之Rx、Ry和Rz的装置,用以接收通道输出,符号节点Xi、Yi和Zk的装置,用以与该等通道节点Rx、Ry和Rz通信;状态节点Si和Si-1的装置,其系与在一加速码中的一第一组成码有关;状态节点k和k-1的装置,其系与在该加速码的一第二组成码有关;一计算节点Ci的装置,用以与该等符号节点Xi和Yi通信;及一计算节点Dk的装置,用以与该等符号节点Xi和Zk通信,其中该计算节点Ci是与该等状态节点Si和Si-1通信,且该计算节点Dk是与该等状态节点k和k-1通信;一计算节点Ci+1的装置,用以与该状态节点Si通信;一计算节点Ci-1的装置,用以与该状态节点Si-1通信;一计算节点DK+1的装置,用以与该状态节点k通信;及一计算节点Dk+1的装置,用以与该状态节点K+1通信,其中在不同时间实例上的该等计算节点C和D的配置可根据一更新触发排程而用于更新。图式简单说明:图1系描述根据本发明的各种不同具体实施例来操作的通信系统;图2系描述一编码器的方块图;图3系描述一格栅图;图4系描述一加速编码器的方块图;图5系描述一解码器的方块图;图6系根据本发明的各种不同具体实施例而描述在用以解码一连串的编码资料符号的各种不同类型节点之间的资讯流图;及图7系根据本发明的各种不同具体实施例而描述在用以解码一连串编码资料符号的各种不同类型节点之间的一般资讯流图式。 |
