| 主权项 |
1.一种相容于静态随机存取记忆体界面之动态随机存取记忆体,尤指一种内部式执行外部初始化存取动态记忆体阵列,而该阵列包括需要周期性更新之复数动态记忆体存格之方法,该方法包括:确定该动态记忆体阵列是否已经启动;等待一读写待机时间,其中该读写待机时间系为列存取时间以及列预充电时间之总和,并且候待更新系于读写待机时间当中进行;以及,在读写待机时间后,内部式执行外部存取该动态记忆体阵列。2.如申请专利范围第1项所述之方法,另包括于读写待机时间当中,内部式执行一先前外部的写入,其中,该先前外部的写入系于该外部存取动作之前就已经启动了。3.如申请专利范围第1项所述之方法,其中,该方法系与一外部式存取一非同步静态记忆体阵列之标准方法,而该阵列包括了不需要周期性更新之复数静态记忆体存格。4.如申请专利范围第1项所述之方法,其中,该方法系内部式地与该外部存取互为同步,但不与一内部时脉同步。5.如申请专利范围第1项所述之方法,另包括:侦测一包括该外部存取的位址偏斜,该存取系于等待一读写待机时间之步骤期间,由一位址滙流排和位址滙流排充电状态之过渡转换来启动;以及,每次侦测到该位址偏斜时,重新启动等待读写待机时间的步骤。6.如申请专利范围第5项所述之方法,另包括于读写待机时间当中,内部式执行一先前外部的写入,其中,该先前外部的写入系于该外部存取动作之前就已经启动了。7.如申请专利范围第1项所述之方法,另包括:侦测一虚拟读取,其包括由一位址滙流排和一从读取状态改变至一写入状态之允写讯号之间的过渡转换、且于等待读写待机时间的步骤期间而启动之外部存取;以及,每次侦测到该虚拟读取时,重新启动等待读写待机时间的步骤。8.如申请专利范围第7项所述之方法,另包括于读写空间时间当中,内部式执行一先前外部的写入,其中,该先前外部的写入系于该外部存取动作之前就已经启动了。9.一种相容于静态随机存取记忆体界面之动态随机存取记忆体,尤指一种内部式执行外部初始化存取动态记忆体阵列,而该阵列包括需要周期性更新之复数动态记忆体存格之方法,该方法包括:确定该动态记忆体阵列是否已经启动;等待一读写待机时间,其中该读写待机时间系为列存取时间以及列预充电时间之总和,并且候待更新系于读写待机时间当中进行;并且包括:侦测一包括该外部存取的位址偏斜,该存取系于等待一读写待机时间之步骤期间,由一位址滙流排和位址滙流排充电状态之过渡转换来启动;以及每次侦测到该位址偏斜时,重新启动等待读写待机时间的步骤;侦测一虚拟读取,其包括由一位址滙流排和一从读取状态改变至一写入状态之允写讯号之间的过渡转换、且于等待读写待机时间的步骤期间而启动之外部存取;每次侦测到该虚拟读取时,重新启动等待读写待机时间的步骤;以及,读写待机时间后,内部式执行外部存取该动态记忆阵列。10.如申请专利范围第9项所述之方法,另包括于读写待机时间当中,内部式执行一先前外部的写入,其中,该先前外部的写入系于该外部存取动作之前就已经启动了。11.如申请专利范围第9项所述之方法,其中,该方法系与与一外部式存取一非同步静态记忆体阵列之标准方法,而该阵列包括了不需要周期性更新之复数静态记忆体存格。12.如申请专利范围第9项所述之方法,其中,该方法系内部式地与该外部存取互为同步,但不与一内部时脉同步。13.一种相容于静态随机存取记忆体界面之动态随机存取记忆体,尤指一种内部式执行外部初始化存取动态记忆体阵列,而该阵列包括需要周期性更新之复数动态记忆体存格之电路,该电路包括:一同步化时脉产生器,其系由一外部存取讯号来产生一同步时脉;一重新触发延迟产生器,它从同步时脉来产生一延迟同步脉冲,该延迟同步脉冲藉由包含列存取时间与预充电时间之总和的读写待机时间来跟踪同步时脉;一读取/写入存取控制程式,其从同步时脉、延迟同步脉冲和一更新时脉来产生一更新启动讯号,其中,当更新时脉启动时,更新启动讯号于读写待机时间当中亦予以启动;一字组线路控制和计时器电路,它从延迟同步脉冲和更新启动讯号来产生一字组线路动作讯号和一位元线路动作讯号;以及,一列位址多工器,它于以更新启动讯号为基础之一外部要求位址和一内部更新位址之间进行选择,其中,一候待更新动作于读写待机时间当中予以进行,并且动态记忆体阵列的外部存取系于读写待机时间后在内部执行之。14.如申请专利范围第13项所述之电路,其中,如果该先前外部的写入系于该外部存取动作之前就已经启动了,则内部式执行一先前外部的写入系于读写待机时间当中进行。15.如申请专利范围第13项所述之电路,其中,该电路系与一外部式存取一非同步静态记忆体阵列之标准方法,而该阵列包括了不需要周期性更新之复数静态记忆体存格。16.如申请专利范围第13项所述之电路,其中,在侦测到一包括该外部存取的位址偏斜,该存取系于等待一读写待机时间之步骤期间,由一位址滙流排和位址滙流排充电状态之过渡转换来启动时,则重新启动该读写待机时间。17.如申请专利范围第14项所述之电路,其中,如果该先前外部的写入系于该外部存取动作之前就已经启动了,则内部式执行一先前外部的写入系于读写待机时间当中进行。18.如申请专利范围第13项所述之电路,其中,在侦测到一虚拟读取,其包括由一位址滙流排和一从读取状态改变至一写入状态之允写讯号之间的过渡转换、且于等待读写待机时间的步骤期间而启动之外部存取时,则重新启动该读写待机时间。19.如申请专利范围第18项所述之电路,其中,如果该先前外部的写入系于该外部存取动作之前就已经启动了,则内部式执行一先前外部的写入系于读写待机时间当中进行。20.如申请专利范围第13项所述之电路,其中,在侦测到一包括该外部存取的位址偏斜,该存取系于等待一读写待机时间之步骤期间,由一位址滙流排和位址滙流排充电状态之过渡转换来启动时,则重新启动该读写待机时间;并且在侦测到一虚拟读取,其包括由一位址滙流排和一从读取状态改变至一写入状态之允写讯号之间的过渡转换、且于等待读写待机时间的步骤期间而启动之外部存取时,则重新启动该读写待机时间。图式简单说明:第1图系为连接(interface)相容于静态随机存取记忆体讯号之动态随机存取记忆体阵列装置之一习知实施例示意图,其中图示出在更新和非更新当中,动态随机存取记忆体的速度表现(performance)。第2图系为一使用相容于静态随机存取记忆体讯号之习知动态随机存取记忆体之示意图,其中图示出位址偏斜状态。第3图系为一使用习知动态随机存取记忆体之示意图,其中图示出虚拟读取状态。第4图系为本发明相容于静态随机存取记忆体之动态随机存取记忆体方法之一较佳实施例。第5图系为本发明之方法的时序表现,其中图示出读取/写入待机延迟(idle delay)。第6图系为本发明之时序表现,其中图示出候待更新(pending refresh)和一候待写入状态。第7图系为本发明之时序表现,其中图示出一位址偏斜状态。第8图系为本发明之时序表现,其中图示出虚拟读取状态。第9图系为本发明与静态随机存取记忆体相容之动态随机存取记忆体方法之较佳实施例。第10图至第12图系为本发明较佳实施例电路之时序表现。 |
